Prezentare Electronica digitala

Th. R., Proiectarea cu circuite logice MSI si LSI standard.
Editura Tehnica, Bucuresti,1998
3. Festila L, Electronica digitala,
Universitatea Tehnica , Cluj –Napoca, 1994
4. Muresan T.,. Circuite integrate numerice
Gontean A Editura de Vest, Timisoara, 1996
5. Groza V. Analiza si sinteza dispozitivelor numerice
Universitatea Tehnica, Timisoara, 2004
6.Poanta A Circuite si echipamente electronice in industrie
Patrascoiu N. Editura Stiintifica si Enciclopedica, Bucuresti, 1997
7.Poanta A Dispozitive si circuite electronice vol.I, vol II
Universitatea din Petrosani, 1997
8.Patrascoiu N. Circuite numerice/Electronică digitală
Poanta A logica Note de curs, Universitatea din Petrosani, 2015, format digital

în alt cod binar - conversia din cod binar în cod Gray si invers.

Codificatoare

Codificatoare propriu-zise: generează la ieșire un cod care permite identificarea intrării active la un moment dat, funcționarea presupune ca, în orice moment, să nu fie mai mult de o intrare activă.

Codificatoare cu prioritate: CLC care generează la ieșire un cod corespunzător intrării cu prioritatea cea mai mare, activă în acel moment

Demultiplexoare: CLC care realizează transferul informației de pe o intrare unică pe una dintre mai multe ieșiri, aceasta fiind selectată printr-un cod numit cuvânt de adresă.

Decodificatoare

Decodificatoare binare: CLC care identifică, prin activarea unei ieșiri, toate codurile posibile generate la intrările acestuia.

Decodificatoare BCD – 7 segmente: destinate pentru comanda display-urilor la care afișarea cifrelor sistemului zecimal de numerație se poate face prin activarea segmentelor acestuia, realizate cu LED sau LCD

Decodificatoarele BCD: decodificatoare de 4 biți având 10 ieșiri

care realizează operaţia de multiplexare, operaţia ce constă în transferul informaţiei de pe mai multe intrări I0, I1,…, In-1 pe o singură ieşire, y.

funcţia realizată de circuit va fi de forma:

Funcţia poate fi reprezentată dintr-o formă restrânsă având în vedere constituenţii unităţii:

se observă multiplexorul implementează atât nivelele de ŞI cât şi nivelul de SAU al unei funcţii de comutaţie. Aceste circuite sunt disponibile şi sub forma unor circuite MSI comerciale având ieşirea de tip TSL. În funcţie de numărul de intrări disponibile acestea pot fi 2:1, 4:1, 8:1, 16:1. Aceste circuite pe lângă semnalele analizate au o intrare de selecţie sau

de la mai multe intrări la o ieşire, se poate realiza pe două căi:
utilizând numai multiplexoare
utilizând multiplexoare şi decodificatoare.
Ambele metode pornesc de la împărţirea în câmpuri a cuvântului de selecție.

Cuvântul de adresă se împarte în două câmpuri și fiecare se repartizează unui nivel.
Câmpul cu biţii cei mai semnificativi se repartizează ultimului nivel care conţine doar un MUX, iar câmpul cu biţii cei mai puţin semnificativi la primul nivel.

doua variantă de extindere se utilizează MUX şi DECOD. Toate MUX de capacitate mică se introduc în primul nivel iar ieșirile acestora se aplică în nivelul doi unei porţi SAU (y1). Dacă ieșirile MUX –urilor din primul nivel sunt TSL, nivelul doi poate fi realizat printr-o cablare a tuturor ieșirilor din primul nivel obținând ieșirea y2.

Cuvântul de adresă se împarte în două câmpuri, câmpul inferior se aplică MUX-urilor iar câmpul superior se aplică unui DECOD cu ieșirea decodificatorului aplică la intrarea de validare a unui MUX. Intrarea de validare generală va fi intrarea de validare a decodificatorului.

de comutație

MUX implementează atât nivelul de ŞI cât şi nivelul de SAU astfel că acesta poate fi utilizat pentru implementarea funcţiilor logice.

Pe intrările MUX se aplică valorile αi din tabela de adevăr iar variabilele sunt reprezentate de variabilele de selectare (adresele MUX) astfel că având n adrese poate fi implementată orice funcţie logică de n variabile dată în forma FCD.

Un MUX 2n :1 reprezintă un modul logic universal de ordinul n, ULMn (Universal Logic Module) și implementarea funcțiilor de comutație este posibilă deoarece:

În acest caz coeficienţii αi ∈{0, 1,ui , ui}

Un MUX 2:1 poate fi utilizat pentru orice funcţie de două variabile (operaţie logică) în funcţie de valorile posibile αi={0, 1,u0, u0} aplicate la intrările acestuia

Pe intrarea de adresă A se aplică variabila u1, iar pe intrările I0,I1 toate combinaţiile posibile pentru αi={0, 1,u0, u0}.

de comutație

Operaţia rezultă din funcţia realizată de MUX va fi dată în expresia:

De exemplu pentru α0=α1=0 se obţine:

În mod similar se obţin şi celelalte operaţii menţionate în tabelul anterior

Soluţiile de implementare a funcţiilor de comutaţie sunt diversificate deoarece MUX de capacitate mai mare se pot obține din MUX de capacitate mai mică pe mai multe nivele. Fiecare soluţie utilizează un anumit tip de circuite MUX, un număr diferit de circuite, cu adâncimi diferite şi complexitate diferită.

O funcţie de trei variabile poate fi implementată conform celor analizate printr-un MUX 8:1 sau orice altă configuraţie care permite obţinerea unui MUX 8:1 utilizând MUX-uri de capacitate mai mică: MUX 2:1, MUX 4:1 sau combinaţii ale acestora.

de comutație

Ca exemplu se consideră implementare prin MUX (cu diverse configurări) a funcției de comutaţie definită prin diagrama V-K:

Funcţia de comutaţie va fi de forma:

Care desfăşurat poate fi scrisă sub forma:

La dispunerea variabilelor pe adresele MUX-urilor se va căuta, (la utilizarea a 7 MUX 2:1) dispunerea variabilelor şi în ordinea u0, u1, u2 începând de la ieşire (primul nivel u0), apoi următorul şi următorul. În acest caz succesiunea α0, α1,…,α7 va fi diferită şi anume α0→α0, α1↔α4, α2→α2, α3↔α6, α5→α5, α7→α7

de comutație

de comutație

MUX realizează o conversie paralel-serie a datelor

Serializarea făcută poate servi transmiterii seriale pe un singur fir a unui cuvânt de 2n biţi.
La recepție se utilizează un DEMUX 1:2n și cuvântul transmis în forma serial poate fi refăcut sub formă paralelă. Pentru o funcționare corectă este necesară o sincronizare a cuvintelor de selectare de la emisie (MUX) şi recepție (DEMUX).

două coduri de unu, doi, sau mai mulţi biţi. Comparatoarele conţin intrările aferente celor două numere A şi B (fiecare având unu, doi sau mai mulţi biţi) şi cele 3 ieşiri (A < B, A = B, A > B) la care se obţine rezultatul comparaţiei.

Comparatorul de 1 bit are două intrări A0 şi B0 fiecare de un bit şi trei ieşiri (A < B, A = B, A > B)

Pot fi scrise funcţiile logice (de comutaţie) pentru cele trei ieşiri și realiza schema logică:

a deduce structura se va avea în vedere că numerele A şi B pot fi descrise prin expresiile:

Dacă procesul de comparaţie începe cu cei mai semnificativi biţi tabela de adevăr este:

Se observă că pentru compararea celor mai semnificativi biţi rezultă funcţiile de la comparatorul de un bit. Pentru biţii cei mai puţini semnificativi A0,B0, în cazurile de inegalitate se introduce suplimentar la intrări funcția f(A1=B1)

şi comparatoare de patru biţi sau de opt biţi. Reprezentativ este SN7485 pentru care se pun în evidenţă semnalele specifice circuitului.

un decodificator de adresă. Utilizat în tandem cu un decodificator comparatorul poate extinde decodificarea la un spaţiu mai mare de adrese, numărul circuitelor fiind mai redus faţă de cazul când se utilizează numai decodificatoare.

Pentru un decodificator de adresă de opt biţi, A0÷A7, poate fi utilizat cu un comparator de opt biţi (74LS682) cu intrările Pi,Qi (i=0,1,....7), care are ieşirile active pe 0 LOGIC. Pe intrările Qi se aplică adresele A0,A1,...A7, iar intrările Pi sunt utilizate pentru a stabili adresa selectată.

fi realizată printru-un comparator şi un decodificator. Pentru a extinde numărul adreselor la unsprezece A0, A1, ..A10 poate fi utilizat un comparator de opt biţi şi un decodificator de trei biţi. Adresele selectate se stabilesc în funcţie de modul de repartizare a adreselor ce urmează a fi decodificate la intrările celor două circuite

CIRCUITE COMBINAȚIONALE COMPLEXE

1.2.Comparatoare
1.2.3. Comparatoare integrate. Aplicaţii.

de realizare.

Definire: CLC utilizate pentru verificarea corectitudinii în cazul transmisiei la distanţă, prin diferite canale, a informaţiei numerice. La codul transmis se adaugă bitul P/I

P/I =

1 logic dacă numărul biților din cod este par

0 logic dacă numărul biților din cod este impar

P/I → bit de paritate

P/I =

1 logic dacă numărul biților din cod este impar

0 logic dacă numărul biților din cod este par

P/I → bit de imparitate

La emisie bitul P/I se sintetizează printr-un circuit generator de paritate/imparitate, iar la recepţie prin acelaşi circuit care, va fi denumit detector de paritate/imparitate.

Exemplu generator/detector de paritate/imparitate de doi biţi:

P/I

Poarta 2 din configurația generatorului/detectorului de paritate/imparitate este utilizată doar pentru selecţia tipului de control.

de realizare.

pentru 1 LOGIC → generator/detector de paritate (YP),
pentru 0 LOGIC → generator/detector de imparitate (YI).

Din relația:

se observă că o intrare cu valori 1 sau 0 (P/I) poate fi utilizată pentru selecția tipului de paritate/imparitate astfel:

Sinteza unui generator/detector de paritate/imparitate de 3, 4 sau mai mulţi biţi poate fi realizată similar. Pentru un circuit de patru biţi se va obţine configuraţia:

Pentru transmiterea informației la cod se adaugă bitul P/I astfel că pentru un cuvânt de date de doi biţi este necesar la emisie un generator P/I de minim trei biţi:

La emisie, la biţi de date se ataşează bitul P/I și se transmite un cuvânt de trei biţi, doi de date şi bitul P/I.

P/I integrate

Pentru controlul P/I sunt realizate circuite integrate specializate de 8 sau 9 biţi cu posibilităţi de interconectare în vederea extinderii. SN74180,SN54180

Circuitele conţin două intrări de selecție a tipului de control paritate pară EVEN, respectiv impară ODD utilizate şi pentru interconectare în vederea extinderii dimensiunii.

Multisim

P/I integrate

Circuitele generator/detector de paritate / imparitate pot fi şi fără intrări pentru selecţia tipului de control al parităţii /imparităţii (SN54LS280, SN54S280 SN74LS280)

Funcţionarea acestor circuite este similară celor descrise anterior iar extinderea dimensiunii cuvântului de date poate fi realizată prin interconectarea corespunzătoare a circuitelor

P/I integrate

Circuitele generator/detector de paritate / imparitate pot fi şi fără intrări pentru selecţia tipului de control al parităţii/imparităţii (74ACT11286) dar cu intrări care să permită extinderea facilă a lungimii cuvântului de date.

de însumare.

Pentru a pune în evidenţă structura unui astfel de circuit se consideră sumatorul elementar de un bit

Multisim

se poate face extensia dimensiunii cuvintelor însumate. Cascadarea se face astfel încât ieşirea de transfer a unui rang se va conecta la intrarea de transfer a rangului următor

CIRCUITE COMBINAȚIONALE COMPLEXE

1.4. Sumatoare

Sumatoarele se găsesc şi sub forma unor circuite MSI comerciale, cele mai des întâlnite fiind sumatoarele de 4 biţi care vor avea pentru fiecare număr de intrare 4 biţi deci în total 8 intrări plus intrarea aferentă transferului(transportului). Ca ieşiri apar cei 4 biţi ai sumei şi transferul spre rangul următor (Ti+1).

Multisim

CD40181

ALU

CLC complexe sunt utilizate şi în implementarea funcţiilor de transfer sau de comutaţie. Această modalitate duce la circuite cu complexități, adâncimi și număr de conexiuni mari. Devine dificilă realizarea traseelor și reprezintă elemente care permit acţiunea unor perturbaţii scăzând totodată fiabilitatea circuitului.

→ ariile logice programabile PLA (Programmable Logic Array) conţin nivelul de ŞI precum şi nivelul de SAU dar şi circuite de intrare cu funcţia de buffer-are ce realizează forma negată şi nenegată a variabilelor de intrare.

Nivele de ŞI implementează constituenţii lui 1

Nivele de SAU realizează însumarea logică

Circuitele uzuale au 16 intrări şi 8 ieşiri

genera la ieşiri mai multe funcţii pentru aceeaşi intrare sau aceleaşi intrări și aceste funcţii pot fi selectate în raport cu un cuvânt de comandă.

Se consideră circuitul “unu – complementează – trece – zero”, UCTZ

Funcţiile pot fi selectate prin intermediul unui cuvânt de comandă cu lungimea

Problema sintezei circuitului constă în alegerea acelor variante de asignare a codului de comandă la cele 4 funcţii aşa încât să se obţină o implementare optimă a circuitului.

În cazul implementării cu circuite MSI alegerea codurilor de comandă se face aşa încât în diagrama V - K intrarea apare ca variabilă reziduu plasată în diagonala tabelei.

două tipuri de implementări se constată că diferă doar numărul de porţi necesare pentru implementare.

Dacă variabila reziduu se plasează pe aceeaşi linie (sau coloană) un termen va conţine 3 variabile deoarece între forma negată şi nenegată a variabilei reziduu nu se poate stabilită o adiacenţă

Reprezentativ în această categorie este circuitul 74181 care este o ALU de 4 biţi cu două grupuri de intrări Ai, Bi de 4 biţi, o intrare de transport Ti de la rangul anterior şi o ieşire de transport Ti+4 către rangul următor.

M = 0 , operaţii aritmetice;
M = 1 , operaţii logice.

de comutaţie utilizator are la dispoziţie soluţii multiple care trebuie să asigure o funcţionare corectă a cu o structură hardware minimală. În determinarea funcțiilor de comutaţie pe baza algebrei booleene nu se ține seama de variabila timp și se consideră timpii de propagare tp = 0

În realitate însă tp ≠ 0 şi de asemenea pe traseele de legătură pot apărea întârzieri. În perioadele tranzitorii, proprietatea de noncontradicţie şi terţ exclus nu se mai verifică și datorită acestor erori de funcţionare apare o funcţionare aleatoare cunoscută şi sub denumirea de hazard.

Hazardul în CLC este determinat de doi factori:
comutaţia asincronă a variabilelor de intrare;
propagarea semnalelor spre intrările unei porţi pe trasee cu timpi de întârziere diferiţi.

În raport cu forma de manifestare, hazardul poate fi împărţit în trei categorii:
hazard static;
hazard dinamic;
hazard funcţional.

determinat de cei doi factori și poate genera comutaţii parazite la ieşire. Pentru a evidenția modul de manifestare se consideră două intrări A şi B aplicate la porți ŞI, SAU şi se urmăresc efectele datorate comutării asincrone a variabilelor atât pentru cazul A întârziat față de B cât şi pentru cazul B întârziat față de A.

Se observă că apar impulsuri parazite cu nivel 1 logic la ieşirea porţilor ŞI respectiv nivel 0 logic la ieşirea porţilor SAU cu o durată egală cu durata întârzierii tD.

Comportarea ca urmare a întârzierilor este utilizată în generarea de impulsuri cu durata foarte scurtă egală, cu timpul de propagare.

static

Hazardul static poate apărea în funcţionarea unor CLC atunci când funcţia de comutaţie, exprimată sub formă disjunctivă, poate fi adusă la o expresie de forma:

sau

pentru anumite valori ale variabilelor uj astfel încât:

Se consideră exemplu unu CLC cu 3 intrări descris de următoarea funcție de comutație:

se urmărește identificarea condițiilor de apariție a hazardului în cazul comutării unei singure variabile de intrare prin verificarea condițiilor

Deoarece în această verificare nu se regăsesc formele se concluzionează faptul că această funcţie nu conduce la hazard static la comutarea unei singure variabile implementată sub forma dată.

static

Considerând o funcţie de forma:

având schema logică

Se observă că

va putea genera hazard

Generarea hazardului poate fi pusă în evidenţă și în diagrama de semnal aferentă

Dacă u3=u2=1 la comutarea din 1 în 0 a intrării u1, ieşirea va deveni 0 pe durata tD a timpului de propagare pe poartă → funcţionare defectuoasă.

Din diagrama V – K:

Se constată că, această funcţionare determină trecerea din suprafaţă unui implicant IP în suprafaţa unui alt implicant IP între care distanţa de cod este egală cu 1.

Eliminarea hazardului poate fi realizată prin deplasarea funcţionării în interiorul suprafeţei aceluiaşi implicant prim și se va considera implicatul prim neesenţial

Funcţia va deveni:

Cu schema logică:

static

Considerând o funcţie de forma:

având schema logică

Se observă că pentru u2 = u3 = 0 rezultă

și va putea genera hazard

Analizând configuraţia de implementare şi diagrama de semnal pot fi stabilite situaţiile în care se produce hazardul

Dacă u3=u2= 0 la comutarea din 0 în 1 a intrării u1, ieşirea va deveni 1 pe durata tD a timpului de propagare pe poartă → funcţionare defectuoasă.

Din diagrama V – K:

Se constată și în acest caz că, această funcţionare determină trecerea de la un implicant IP la un alt implicant IP cu distanţa de cod este egală cu 0.

Eliminarea hazardului poate fi realizată prin considerarea unui implicatul prim neesenţial

Rezultă următoarea funcţie de comutaţie:

căreia îi corespunde schema logică

fi definite prin completare pornind de la CLC și poate fi definit ca fiind un CLC la care apare o reacţie și în funcţionarea căruia se ia în considerare variabila timp. Structura unui CLS va putea fi reprezentată conform figurii:

Variabilele u1, u2,...,up reprezintă variabile de intrare (alfabetul de intrare U). Variabilele y1, y2,...,yq reprezintă variabile de ieşire (alfabetul de ieşire Y). Apar şi ieşirile secundare xi,t+1 care se transmit cu întârzierile Di la intrările secundare xi,t.

Circuitele CLS se comportă ca nişte sisteme cu memorie, stările indicând evoluţia sau istoria sistemului. Partea combinațională realizează la un moment dat, pentru mărimile de intrare și starea prezentă o procesare în vederea generării ieşirilor Y, dar şi o procesare pentru generarea stării viitoare.

Funcţia de transfer
f: U x X → Y

Funcţia de tranziţie a stărilor
g : U x X → Y

aparţin unor spaţii U, X, Y finite, circuitul logic secvenţial se numeşte automat finit (FSM – Finite State Machine)

Automatele finite asincrone admit două tipuri de reprezentări Mealy şi Moore

Automatele finite asincrone de tip Mealy sunt caracterizate prin cvintuplul:

iar funcțiile de tranziție g și transfer f sunt definite astfel:

astfel că acest automat, conform definiţiei, poate fi reprezentat:

În schema bloc este reprezentat modul de implementare a celor două funcţii:
Funcția de transfer f (intrare – stare – ieşire ) prin CLC 1,
Funcţia de tranziție g (tranziţie a stărilor) prin CLC 2.

Moore este definit, de asemenea, printr-un cvintuplu:

iar funcțiile de tranziție g și transfer f sunt definite astfel:

Relaţia de definiţie permite o reprezentare pentru automatul finit asincron Moore:

Diferenţa dintre automatul Mealy şi Moore constă în faptul că informaţia pentru generarea ieşirii este procesată în mod diferit.
La automatul Mealy ieşirile se calculează prin produsul cartezian U x X adică ieşirea se modifică direct atât de intrări cât şi de starea curentă faţă de automatul Moore în care funcția de ieşire e definită doar pe spaţiul stărilor.
În consecință la automatul Moore ieşirea e determinată direct doar de starea viitoare, intrările intervenind practic prin starea prezentă.

similară celor asincrone cu deosebirea că elementele de întârziere sunt substituite cu elemente de memorie sau regiştrii.

Şi în cazul automatelor sincrone apar cele două tipuri de automate: Mealy şi Moore.

Sub formă de schemă bloc acestea pot fi reprezentate similar prin înlocuirea elementului de întârziere cu regiştrii (R) sau memorie (M). Înscrierea informaţiilor în registru sau memorie se poate printr-un semnal periodic dreptunghiular de perioadă T, numit şi clock.

de tip Mealy

Ecuațiile de funcționarea:

de tip Moore

Schema bloc pentru automatele sincrone

sunt utilizate 3 tipuri de reprezentări:
prin tabele de tranziţii,
grafuri de tranziţii
organigrame.

Se consideră sinteza unui CLS care să comande un numărător zecimal sincron și reversibil.

Diagrama de semnale pentru sinteza CLS

Graful de tranziție al stărilor

Diagrama de semnale pentru traductorul incremental

8 stări distincte notate cu Si ce corespunzând la 8 combinații posibile ale nivelurilor logice pentru intrările u1, u2 și respectiv ieșirea y. Se poate fi construi graful de tranziție al stărilor, o reprezentare cvintuplului (U, X, Y, f, g).

Graful asociat se realizează în baza unor reguli :
Fiecărei stări îi se asociază un nod în graf
Fiecare tranziţie de la starea xi la xj se marchează printr-un arc orientat.

Pe baza grafului se construieşte matricea primitivă ce conține pe coloane corelația dintre combinația semnalelor de intrare u1, și u2 și cel puțin o stare stabilă și pe rânduri toate tranzițiile posibile de la starea stabilă. 

Este însoțită de vectorul de ieșire care conține valorile variabilei de ieșire obținute pe durata stărilor stabile și a tranzițiilor.

matrice redusă de stări.

2.4. Reprezentarea CLS

CIRCUITE LOGICE SECVENȚIALE (CLS)

Reducerea de stărilor este realizată prin fuziune acelor linii, din matricea primitivă a stărilor, între care nu există schimbări ale stărilor stabile. Se respectă următoarea reguli:

două linii ale matricei primitive a stărilor caracterizate de stările stabile i şi j se pot alipi, dacă tranziţiile din aceste stări stabile conduc, prin alipirea aceloraşi valori ale variabilelor de intrare, în starea stabilă viitoare unică k.
alipirea liniilor (stărilor) trebuie să ţină cont şi de concordanța ieşirilor.

Pentru a obține funcțiile de comutație variabilelor se codifică stărilor matricei reduse. Se constată existența 4 stări reduse rezultă două variabile de stare necesare pentru codificare și anume x1 și x2.

stărilor x1 şi x2 este necesară construirea matricelor tranziţiilor stărilor reduse în numărul egal cu numărul variabilelor de stare.

Conţinutul locaţiilor matricelor de tranziţie evidenţiază natura stării, astfel:
pentru o stare stabilă (la care x(t+Δt) = x(t)) conţinutul locaţiei este identic cu valoarea variabilei de stare x cu care a fost codificată starea fuzionată din care face parte respectiva stare stabilă;
pentru o stare instabilă conţinutul locaţiei este identic cu valoarea variabilei de stare care a codificată starea stabilă corespunzătoare stării stabile considerate.

Aplicând metoda de sinteză a funcţiilor logice bazată pe diagrame V-K se identifică următoarele funcţii logice pentru variabilele de excitaţie (stările) x1, x2 respectiv pentru funcţia de ieşirea y, astfel:

CLS pot fi împărțite în trei categorii :
circuite basculante(circuite secvenţiale fundamentale);
numărătoare;
regiştri.

Circuitele basculante (CB) → definire → pot fi împărţite în trei categorii :

circuite basculante astabile, CBA;
circuite basculante monostabile, CBM
circuite basculante bistabile, CBB.

3.1. Circuite basculante astabile (CBA)

Multisim

Sunt CLS caracterizate prin 2 stări cvasistabile între care circuitul comută consecutiv.

Multisim

configuraţii de realizare a CBA cu porţi logice integrate sunt

porţi inversoare la care reacţia se realizează prin intermediul condensatoarelor C1 şi C2.

porţi NAND de tip trigger Schmitt, a doua poartă este utilizată doar pentru formarea semnalului

frecvenţa semnalului generat este determinată de grupul RC

impulsurile generate sunt asimetrice

porţi inversoare dar de tip NOT și un cristal de cuarţ Q. În consecință, acest tip de circuit generează un semnal cu o frecvenţă foarte stabilă determinată de frecvenţa cristalului de cuarţ.

faptul că dintre cele două stări, una singură este stabilă.

Circuitul integrat MMC 4098 poate funcţionaîn trei moduri de:
normal având aceleaşi forme de undă cu cele prezentate pentru circuitul basculant monostabil cu componente discrete,
cu resetare
retriggerabil.

implementează în raport cu modul de conectare ambele funcţii, atât funcţia de astabil cât şi funcţia de monostabil.

În structura E555 se găsește un divizor de tensiune format din rezistenţele R1, R2, R3, fiecare cu valoarea de câte 5 kΩ care stabileşte nivelurile de tensiune de referință ale celor 2 comparatoare. Comparatorul superior care are ca referinţă valoarea 2/3VCC iar comparatorul inferior care are ca referinţă valoarea 1/3VCC). Ieşirile celor două comparatoare comandă starea circuitului basculant bistabil CBB.

poate fi realizat în două moduri :
funcţionarea cu frecvenţă stabilită prin configuraţia circuitului;
funcţionarea controlată în tensiune.

obţine prin utilizarea unui buton conectat la intrarea de control sau prin aplicarea unui semnalul de declanşare pe aceiaşi intrare.

Structură. Clasificări.

CBB sunt circuite care au două stări stabile, comutarea dintr-o stare în alta producându-se numai sub acţiunea unor semnale de comandă externe.

Circuitele basculante de tip bistabil în funcţie de natura unităţii de comandă pot fi de tip:
R – S,
J – K,
D şi T.
În raport cu modul de acţionare al acestor intrări de comandă pot fi:
asincrone
sincrone.
În funcţie de tehnologia de realizare acestea pot fi:
TTL
CMOS.

R-S asincrone

S – set (a pune, a înscrie) – este asociată cu stabilirea stării 1 şi respectiv a ieşirii Q = 1
R – reset (a şterge) – este asociată cu stabilirea stării 0 şi respectiv a ieşirii Q = 0

În vederea implementării cu porți logice a acestor bistabile se va realiza diagrama V-K, pentru cele două ieșiri considerând nivelele active pe 0 logic sau 1 logic.

R-S asincrone

Implementare NAND

Implementare NOR

R-S sincrone

Realizarea a fost impusă de necesitatea controlului trecerii dintr-o stare în alta a bistabilului prin intermediul unui semnal de comandă numit semnal de tact sau semnal de clock (CLK)

Structura acestor circuite este obţinută plecând de la CBB asincron prin sincronizarea şi în consecinţă, utilizând cele două tipuri de implementări, porţi NAND şi porţi NOR.

Din cele prezentate mai sus se observă faptul că circuitul basculant bistabil sincron comută între cele două stări dacă sunt îndeplinite simultan două condiții:
intrările S și R au valorile logice corespunzătoare;
apariția frontului corespunzător al semnalului de clock CLK.

R-S fără restricţii şi de tip Master – Slave

Există situații în funcționarea CBB de tip R-S în care restricțiile menționate nu pot fi respectate și se impune utilizarea unor circuite CBB de tip R-S fără restricții. Acestea pot fi obținute din cele cu restricții prin codificarea corespunzătoare a ieșirii nedefinite care poate lua patru valori: 0, 1,

După modul de codificare a stării nedefinite pot fi:
CBB R-S-Q – starea nedefinită se codifică prin Q
CBB R-S-S - starea nedefinită se codifică prin 1
CBB R-S-R - starea nedefinită se codifică prin 0

Pentru sinteză se vor considera intrările active R și S ale bistabilului fără restricții care trebui să comande intrările Ri și Si ale unui bistabil cu restricții cu nivelele active pe 0. Se va considera că bistabilul trebuie să fie sincron astfel că la definirea funcțiilor logice se va lua în calcul și semnalul de clock CLK.

Pentru realizarea sintezei și obținerea modului de implementare se are în vedere faptul că acești bistabili se obțin plecând de la bistabili cu restricții prin atașarea unor porți auxiliare care să permită asigurarea codificării

R-S fără restricţii şi de tip Master – Slave

pentru bistabilul R-S-Q

pentru bistabilul R-S-S

pentru bistabilul R-S-R

se cere o funcționare de felul următor: informația se înscrie pentru CLK=1 și este disponibilă la ieșire pentru CLK=0 după ce s-au închis porțile de intrare → CBB R-S Master – Slave

CIRCUITE LOGICE SECVENŢIALE FUNDAMENTALE

3.4.2. CBB de tip R-S

3.4.2.3. CBB de tip R-S fără restricţii şi de tip Master – Slave

Funcționarea circ. în raport cu semnalul CLK

1 – 2: porțile de intrare încă nu sunt deschise iar porțile de transfer se închid izolând CBB Master de CBB Slave;
2 – 3: porțile de intrare se deschid permițând transferul informației în CBB Master;
3 – 4: porțile de intrare se închis iar porțile de transfer nu sunt încă deschise;
4 – 5: porțile de transfer se deschid permițând transferul informației din CBB Master în CBB Slave

Intrări asincrone SD și RD pot fi prevăzute fie numai la Master fie și la Master și la Slave

J-K asincron

Aceste CBB elimină nedeterminarea introdusă la CBB de tip R-S

Realizat dintr-un CBB de tip R-S la care se atașează un CLC

Schema CBB J-K

J-K sincron

Se obţin din structura CBB de tip J – K asincron prin introducerea unei intrări de clock care controlează porţile de intrare. Deoarece există porţile de intrare de tip ŞI este suficientă adăugarea la aceste porţi a unei intrări la care să se aplice semnalul CLK.

Această configurație are dezavantajul că pe durata cât J = K = 1 CBB poate intra în oscilație. Eliminarea inconvenientului se face dacă se realizează comutarea pe front.

– Slave prin întreruperea reacției globale de la ieșiri la intrări pe durata impulsului CLK și oscilațiile de la ieșirea bistabilului J-K care duc la nedeterminarea lui Qi+1 nu vor mai avea loc.

CIRCUITE LOGICE SECVENŢIALE FUNDAMENTALE

3.4.3. CBB de tip J-K

3.4.3.2. CBB de tip J-K sincron

Când CLK=1 => CLK=0 și împiedică transmiterea lui și la secțiunea Slave
întrerupând bucla de reacție globală ieșire-intrare pe toată durata impulsului de clock

Relaţia pune în evidenţă faptul că pentru J = K = 1 bistabilul se comportă ca un divizor a frecvenţei semnalului de CLK

tip D se obţin din prin conectarea complementară a intrărilor R–S respectiv J–K

Utilizarea conexiunii de tip D la un CBB de tip J-K sincron face posibilă obţinerea CBB de tip D cu zăvorâre (latch)

Circuitul basculant bistabil de tip T sau celula de numărare se obţine prin conectarea împreună a intrărilor J şi K ale unui CBB care realizează o inversare a nivelului logic al ieşirii Q la fiecare tranziţie din 1 în 0 a semnalului CLK

Fiecare tranziţie 1 → 0 a semnalului de sincronizare determină complementarea semnalului de ieşire Q CBB realizează şi divizarea cu 2 a frecvenţei semnalului de intrare

ce numără (contorizează) impulsurile aplicate la intrare şi sunt realizate prin interconectarea între ele a mai multor celule elementare de numărare reprezentate de CBB tip T.

Numărătorul poate fi privit ca un circuit secvențial cu un anumit număr de stări.

Numărul de stări posibile N ale unui

numărător format din n bistabili va fi N = 2n. În multe situații din cele 2n stări posibile se elimină un anumit număr k stări si vor rămâne un număr p = 2n-k de stări.

După modul de numărare:
directe;
inverse ;
reversibile.

După modul de funcționare:
asincrone –bistabilii comută succesiv;
sincrone – bistabilii comută simultan.

După valoarea inițială :
neprogramabile;
programabile.

După codul generat:
Binare;
BCD;
Decadice;
Alte coduri.

După numărul de stări:
Modulo 2n;
Modulo p.

Principalii parametri ai numărătorului sunt
capacitatea de numărare;
factorul de divizare;
timpul de propagare.

conţine CBB şi modul de utilizare a acestora în structura numărătorului e determinat de circuitele de ştergere şi încărcare (forţare) care de regulă sunt omise din schema logică a circuitului.

Principiile şi valorile de implementare vor fi analizate pentru CBB de tip J-K în condiţiile funcţionării asincrone a acestora şi acestea sunt:

valorile de implementare pentru CBB de tip J-K în condiţiile funcţionării sincrone a acestora şi acestea sunt:

conectate în cascadă (serie) astfel încât ieşirea nenegată Qi a unei celule de numărare este conectată cu intrarea de numărare (CLK) a celulei următoare.

binar asincron invers celulele de numărare sunt conectate în cascadă (serie) astfel încât ieşirea negată a unei celule de numărare este conectată cu intrarea de numărare CLK) a celulei următoare.

selectarea sensului de numărare astfel printr-un semnal se poate selecta sensul de numărare crescător (UP) caz în care va funcţiona ca un numărător direct sau sensul de numărare descrescător (DOWN) caz în care va funcţiona ca un numărător invers.

Pentru a realiza aceste două funcţii selectabile, este construit prin intercalarea a câte unui multiplexor 2:1 (MUX) între celulele de numărare

74LS93, 74S93)

4020 e un numărător de 14 biţi

4060 este un numărător cu oscilator de 14 biţi la care sunt accesibile 11
ieşiri.

numărare comandate astfel încât acestea comută simultan sub acţiunea unui impuls de clock comun. Numărătoarele sincrone pot fi: serie, paralel

CBB0 trebuie să comute la fiecare impuls aplicat la intrare, deci trebuie să fie realizată configuraţia: J0 = K0 = 1
CBB1, trebuie să comute la fiecare două impulsuri aplicate la intrare adică numai atunci când Q0 = 1, deci pentru acesta trebuie să fie realizată configuraţia J1 = K1 = Q0
CBB2 trebuie să comute la fiecare pachet de 4 impulsuri la intrare adică numai când şi Q1 şi Q0 sunt în 1 logic şi pentru acesta trebuie să fie realizată configuraţia J2=K2=
CBB3 trebuie să comute după fiecare pachet de 8 impulsuri adică numai dacă şi Q2 şi Q1 şi Q0 sunt în 1 logic şi deci va avea J3=K3= care poate fi scrisă J3=K3=

de tip paralel

binare sincrone este circuitul CD (MMC) 4520 care conţine în capsulă două numărătoare sincrone de patru biţi.

reversibil de patru biţi poate fi reprezentată astfel:

Impulsurile de numărare sunt transferate la fiecare bistabil, la intrările CLK, prin porţile ŞI respectiv SAU

Pentru incrementare, semnalul se aplică pe intrarea CU și intrare CD trebuie să fie 1 logic determinând ca intrarea inferioară a porţilor S1,S2,S3,S4 devine 0 şi acestea vor permite transferul semnalului de pe cealaltă intrare.

Dacă numărătorul ajunge la valoarea maximă (0Fh), pentru o jumătate din perioada de clock la ieşirea porţii P7 apare un 0 logic cu durata T/2 ceea ce simbolizează umplerea numărătorului și transferul spre rang superior (CARRY), util pentru cascadare.

numărătoarelor sincrone reversibile şi programabile pot fi utilizate CBB Master-Slave de tip J-K cu intrări asincrone de scriere şi de ştergere și pentru realizarea operaţiei de încărcare se utilizează circuite adecvate.

sincrone

p conţin un număr p de stări obţinute din cele 2n posibile prin eliminarea a r stări astfel încât p=2n-r

Se consideră cazul numărătorului modulo 5.

numărătoare cu factori de divizare diferiţi un numărător modulo 2 şi cu un numărător modulo 5, va rezulta un numărător modulo 10.

Numărătoare modulo p pot fi realizate şi prin aducere la zero după atingerea stărilor.

permit stocarea şi/sau deplasarea unor cuvinte de cod binar la comanda impulsurilor de clock și sunt formate din mai multe bistabile.

Registrele de memorie sunt CLS utilizate pentru memorarea unor cuvinte de cod şi se realizează cu celule bistabile de tip D

RM pot fi şi de tip multiport.

Informaţia de pe intrarea DEMUX se înscrie în oricare din cele 8 celule în funcţie de A2A1A0. Cu cele două MUX poate fi citit simultan conţinutul a două celule prin adresele B2B1B0 şi C2C1C0.

de clock aplicat îşi deplasează conţinutul cu câte o celulă și se realizează cu celule de tipul D Master-Slave.
Registrele de deplasare se pot clasifica după următoarele criterii:
Sensul deplasării informației.
Modul de înscrierea a informației în registru.
Modul de citire a informației registrului.

atât înscrierea cât și citirea datelor se realizează serial.
Structura unui registru SISO este formată din n celule de tip D conectate în funcție de sensul în care are loc deplasarea datelor.

a registrelor de deplasare de tip SISO, cu deosebirea că ieșirile Qi ale tuturor celulelor din registru sunt disponibile către exterior

(paralelă) în cele n celule a celor n biți si deplasarea informației într-un singur sens.

Cuvânt (D3D2D1D0 pentru înscriere se va aplica pe intrările paralele, semnalul de selecție
= 0 și apoi se aplică un impuls de tact pe intrarea CLK. Informația prezentă la intrările D3, ..., D0 se va memora în bistabile și se va regăsi la ieșirile Q0, ..., Q3 ale acestora.

Prin adăugarea unui multiplexor suplimentar (MUX #0) la intrarea primului bistabil la care se va conecta intrarea SIn, circuitul poate fi modificat pentru a permite și intrarea serială a datelor

citirea paralelă a datelor, acestea conținând un număr de celule egal cu numărul de biți ai cuvântului.

Pentru înscrierea unui cuvânt (D3D2D1D0) acesta se va aplica pe intrările paralele și după aplicarea unui semnal de CLK simultan la toate celulele cuvântul se regăsește la ieșirile Q3Q2Q1Q0,

de cod din format paralel (ce permite accesul simultan la toate simbolurile cuvântului) în cuvinte de cod în format serie (ce permite accesul consecutiv la simbolurile cuvântului de cod).

paralel transformă o succesiunea serie de simboluri (cuvânt de
cod în format serie) într-un cuvânt de cod în format paralel și schema presupune utilizarea unui registru de tip SIPO

Ritmul în care sunt aduși biții la intrarea serială SIn trebuie sa fie corelat cu secvența de aplicare a impulsurilor de tact

Secvența de încărcare a registrului este obținută prin repetarea de 8 ori a succesiunii:
SIn (I/O2) = Di → CLK (I/O1) = 1 → CLK (I/O1) = 0 și primul bit înscris va fi bitul Q7.