Сумматоры. Двоичные сумматоры

ПОВТОРЕНИЕ

Цифровыми устройствами комбинационного типа - ?

ПОВТОРЕНИЕ. ПРИНЦИП СЛОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

ДВОИЧНЫЕ СУММАТОРЫ

Сумматор — устройство, преобразующее информационные сигналы (аналоговые или цифровые) в

КЛАССИФИКАЦИЯ СУММАТОРОВ

В зависимости от формы представления информации различают сумматоры аналоговые и

ПО СПОСОБУ РЕАЛИЗАЦИИ

механические
электромеханические
электронные
пневматические

ПО ПРИНЦИПУ ДЕЙСТВИЯ

на счётчиках, считающие количества импульсов в операндах
функциональные, выдающие на

ПО АРХИТЕКТУРЕ

четвертьсумматоры — бинарные (двухоперандные) сумматоры по модулю без разряда переноса,

ПО СПОСОБУ ДЕЙСТВИЯ

Последовательные (одноразрядные), в которых обработка разрядов чисел ведётся поочерёдно,

ПО СПОСОБУ ОРГАНИЗАЦИИ ПЕРЕНОСА

С последовательным переносом;
С параллельным переносом;
С условным переносом;
С групповым

ПО СПОСОБУ ВЫПОЛНЕНИЯ ОПЕРАЦИИ СЛОЖЕНИЯ И ВОЗМОЖНОСТИ СОХРАНЕНИЯ РЕЗУЛЬТАТА СЛОЖЕНИЯ МОЖНО

ДВОИЧНЫЙ СУММАТОР

Двоичный сумматор может быть определён тремя способами: 1. табличным, в виде

ВАЖНЕЙШИМИ ПАРАМЕТРАМИ СУММАТОРОВ ЯВЛЯЮТСЯ:

разрядность;
статические параметры: Uвх, Uвх, Iвх и так

ВАЖНЕЙШИМИ ПАРАМЕТРАМИ СУММАТОРОВ ЯВЛЯЮТСЯ:

динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:
от

ЧЕТВЕРТЬСУММАТОР

Простейшим двоичным суммирующим элементом является четвертьсумматор.
Происхождение названия этого элемента следует

СХЕМА ИМЕЕТ ДВА ВХОДА А И B ДЛЯ ДВУХ СЛАГАЕМЫХ И

 РЕАЛИЗУЕМ ЧЕТВЕРТЬСУММАТОР В БАЗИСАХ И-НЕ, ИЛИ-НЕ:

ПОЛУСУММАТОР

Cхема, которая обеспечивает сложение двух однобитных чисел А и В называется

СХЕМА

A – первый входной сигнал
B – второй входной сигнал
P – перенос

В ДВОИЧНОЙ СИСТЕМЕ СЛОЖЕНИЕ ДВУХ ДВОИЧНЫХ ЧИСЕЛ ОСУЩЕСТВЛЯЕТСЯ ПО ПРАВИЛУ, ОПИСАННОМУ

ФОРМУЛА ДЛЯ S (ВЫВОД)

Формулу для S можно вывести с помощью СДНФ

ОДНОРАЗРЯДНЫЕ ПОЛУСУММАТОРЫ

Для построения функциональной схемы воспользуемся первым результатом, т. к. в

Одноразрядные полусумматоры

Одноразрядные полусумматоры

Из таблицы видно, что значения на выходах соответствуют значениям суммы

ПОЛУСУММАТОРЫ

Полусумматор находит сумму двоичных чисел по таблице.
Обозначим p и q числа,

s=(ab)‘(a+b)
p=ab

ПОЛНЫЙ ОДНОРАЗРЯДНЫЙ СУММАТОР

Одноразрядный двоичный сумматор на три входа и два выхода

ПОЛНЫЙ ОДНОРАЗРЯДНЫЙ СУММАТОР

Через вход A и B сумматор воспринимает двоичные цифры

ПОЛНЫЙ ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ СУММАТОР

Имеет три входа:
a, b для двух слагаемых

A – первый вход
B – второй вход
P – третий вход
Q –

ОБОЗНАЧЕНИЕ. ТАБЛИЦА ИСТИННОСТИ

СДНФ

По данной в таблице схеме осуществляется сложение в полных одноразрядных сумматорах.
Построим

ФУНКЦИЯ ДЛЯ S

ПОЛУЧАЕМ СТРУКТУРНЫЕ ФОРМУЛЫ

СХЕМА

A

A

A

B

P

S

Q

МНОГОРАЗРЯДНЫЕ ДВОИЧНЫЕ СУММАТОРЫ

В зависимости от способа ввода кодов слагаемых сумматоры делятся

ПОСЛЕДОВАТЕЛЬНЫЕ СУММАТОРЫ

Последовательные сумматоры строятся на основе одноразрядной суммирующей схемы. В таких

СУММАТОР ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ

ПАРАЛЛЕЛЬНЫЕ СУММАТОРЫ

Параллельные сумматоры комбинационного типа представляют собой композиции одноразрядных суммирующих схем,

ПАРАЛЛЕЛЬНЫЙ СУММАТОР

Состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор.
При

ПАРАЛЛЕЛЬНЫЕ МНОГОРАЗРЯДНЫЕ СУММАТОРЫ

Простейшими из параллельных сумматоров (ПС) являются ПС с последовательной

БЫСТРОДЕЙСТВИЕ СУММАТОРА

Быстродействие сумматора при сложении двух n-разрядных чисел характеризуется временем суммирования,

ДЕСЯТИЧНЫЕ СУММАТОРЫ

Для построения многоразрядных двоичных сумматоров, как было показано выше, необходимы

СУММАТОР ДЛЯ КОДА 8421

СХЕМА ФОРМИРОВАНИЯ ОБРАТНОГО КОДА

В десятичной системе счисления обратный код образуется путем

СХЕМА, ФОРМИРУЮЩАЯ ОБРАТНЫЙ КОД ПО ПОЛУЧЕННЫМ ВЫШЕ ЛОГИЧЕСКИМ ВЫРАЖЕНИЯМ

АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА

Основными арифметическими операциями являются сложение и вычитание.
Разработаны коды дополнительный и

Для повышения быстродействия ЭВМ разработаны и используются комбинированные арифметико-логические устройства, которые

МЕТОДИКА ПОСТРОЕНИЯ ОДНОРАЗРЯДНОГО АРИФМЕТИЧЕСКОГО УСТРОЙСТВА ДЛЯ ВЫПОЛНЕНИЯ ОПЕРАЦИЙ СУММИРОВАНИЯ И ВЫЧИТАНИЯ

ОПЕРАЦИЯ ВЫЧИТАНИЯ

Для выполнения операции вычитания не требуется получение дополнительных сигналов, поэтому

ВЫЧИТАНИЕ

Вычитание числа В из А выполняется путем суммирования отрицательного числа В

МНОГОРАЗРЯДНЫЕ АЛУ

Многоразрядные АЛУ выпускаются в виде интегральных микросхем или входят в состав

МС 564ИП3 (РИСУНОК 26,А) — ЭТО 4-РАЗРЯДНОЕ ПАРАЛЛЕЛЬНОЕ АЛУ, ВЫПОЛНЯЮЩАЯ 16 АРИФМЕТИЧЕСКИХ И

A(а0–а3) — первый операнд, 
B(b0–b3) — второй операнд,
S(s0–s3) — код операции — 4 разряда.
Если M=0, то выполняются