Моделирование сигналов в VHDL

Механизм процессов и концепция сигнала В VHDL
При программировании на VHDL нужно

Пример. Схема состоящая из трех элементов: 2 И, 2 ИЛИ и

Процессы p1,p2,p3 описываются в VHDL следующим образом:
P1: process (x1,x2)
begin
. . .

В VHDL есть два типа сигналов:
ports - порты - это внешние

Порты описывают в интерфейсной части (entity) проекта.

port_declaration ::=
port (port_list);
port_list ::=

Декларация внутреннего сигнала
signal_declaration ::=
signal identifier{,...}: subtype_indication [:= expression]
architecture arch_name of entity_name

entity D_flipflop is
port ( clk, d : in bit; q

entity count2 is
port ( clk : in bit; q0, q1

Простой оператор назначения сигналов ( Simple SA)
Simple SA - simple_signal_assignment( Simple

Разновидности (Simple SA):
- concurrent Simple SA (CSA) – параллельный простой

Область действий CSA:
- архитектура
- блок

architecture arch_name of entity_name is
{ signal_declaration}
{other_declarative_item}
begin
{CSA} -- CSA в архитектуре
{other_concurrent_statement}
{

Область действий SSA:
- процесс
- процедура
- функция

architecture arch_name of entity_name is
{ signal_declaration}
{other_declarative_item}
{ function function_name(parameters) return type_mark is
{declarative_item}

Пример описания работы мультиплексора потоком сигналов.

Внешний вид мультиплексора MUX4

Логическая схема мультиплексора

entity mux4 is
generic(delay:time:=20ps);
port(D:in std_logic_vector(3 downto 0);
A:in std_logic_vector(1

Драйвер сигнала
Каждый сигнал имеет один или несколько так называемых драйверов. Драйвер

Например, на 0 ns драйвер сигнала y (Dr_y) типа integer после

Сигнал имеет несколько драйверов, если количество источников сигнала превышает 1, например

Металогический (metalogical) базис и многозначная логика
Разновидности металогических базисов:
{01} – 2-х

9-ти значный базис – стандарт IEEE standart 1164:

Функция разрешения для 9-ти значного базиса в пакете std_logic_1164:

Другие базисы в пакете std_logic_1164:

Многозначная логика – это логические операции над операндами, имеющими более 2-х

Реализация логических функций в 9-ти значном базисе в пакете std_logic_1164:

Реализация логических функций в других базисах в пакете std_logic_1164:

Моделирование задержек сигналов

Простой оператор назначения сигналов
simple_SA::=
[Label:] signal_name

Разновидности задержек сигналов:
- transport - транспортная
- inertial - инерционная

Транспортная задержка – описывает безинерционную задержку сигналов, вызванную наличием емкостей и

Пример:

asymmetric _delay : process (a) is
constant Tpd_01 : time :=

Инерционная задержка – описывает задержки логических элементов

inv : process (a) is

Инерционная задержка с фильтрацией – описывает задержки логических элементов с возможностью

Пример. Предположим, что драйвер для сигнала s содержит следующие ожидаемые транзакции:

и

Тогда ожидаемые транзакции после этого назначения будут такими:

Дельта задержка

Delta delay - ∆
Все процессы в VHDL делятся

Итерационный алгоритм работы VHDL-программы:

Например, для схемы

y1 <= x1 and x2;
y2 <= z1 or

Рассмотрим комбинационную логическую схему и соответствующий VHDL код:

library IEEE;
use IEEE.std_logic_1164.all;
entity combinational is
port (in1, in2: in std_logic;

Результаты моделирования комбинационной схемы

очередность дельта-событий (a)
и отображение дельта-задержек (б)
сигналов при моделировании;

Результаты итерационного моделирования комбинационной схемы

Пример моделирования RS-триггер без задержек в ЛЭ:

Временная диаграмма для триггера имеет вид:

На 50 ns, когда сигналы ‘R’

Теперь промоделируем RS-триггер с равными задержками ЛЭ в 3 ns.

Временная диаграмма RS-триггера с разными задержками

Предопределенные атрибуты сигналов

Атрибут - это значение, предопределенное системой или

attribute ::= prefix’ attribute_name[( expression )]

Использование атрибутов для сигналов приведем на примере Т-триггера

T-trigger

VHDL-код для данного примера будет следующим

entity T_FF is
port( clk: in