Производительность. Многопроцессорные системы

4096tb@gmail.com Тема письма: БГУИР. … .

Ковалевский Вячеслав Викторович

Лекция 5. Структура процессора. Архитектуры CISC и RISC. Архитектура процессора Intel

Лекция 6. Адресация. Режимы работы процессора. Управление памятью.

План лекции:
Адресация памяти. Непосредственная,

Лекция 7. Производительность. Многопроцессорные системы

План лекции:
Иерархия памяти. Кэш. Развитие архитектуры IA-32.

Иерархия памяти

Иерархия памяти

Иерархия памяти

Иерархия памяти

Computer memory hierarchy

Повышение производительности

Развитие архитектуры IA-32. Кэш. FPU.

Производительность
Это количество выполняемых за такт команд
IPC – Instructions per cycle
(команды

Скорость света не превысить!

300 000 km/s - скорость света в вакууме
300

Параллелизм

Параллелизм:
на уровне команд (ILP – Instruction Level Parallelism)
на уровне

Конвейеризация (Рipelining)

Реализация обработки команд внутри процессора в несколько этапов
Идея состоит в

Конвейер инструкций

Таненбаум, с.59 (рис. 2.5)

Латентность конвейера

Таненбаум, с.59 (рис. 2.5)

Конвейер

Intel Pentium IV

Суперскалярная архитектура (как и все Pentium’ы )
«Гиперконвейерная технология»

Согласно Флинту

SISD (Single Instruction, Single Data)
SIMD (Single Instructions, Multiple Data)
MISD (Multiple

Пути достижения параллелизма

Потоковая архитектура
ОКМД (одна операция над многими данными – MMX,

Суперскалярная архитектура

Таненбаум, с.59 (рис. 2.5)

Hyper-Threading

Одно физическое ядро «успевает» обрабатывать два потока команд.
Операционная система «видит»

Multiprocessor systems

SMP-системы (Symmetrical Multi Processor systems).

Закон Амдала

Speedup - относительное ускорение
f- часть кода, которая может быть распараллелена

α - часть кода, которая не распараллеливается (1 − α

SMP

SMP: использование нескольких процессоров не приводит к ожидаемому приросту производительности

NUMA-системы (Non-Uniform Memory Access systems).

Кластеры

Основная «область применения» кластеров:
Cуперкомпьютеры

Кластеры

HyperТhreading (Гипертрейдинг)

SMP - Symmetrical MultiProcessing

Двухъядерный процессор

Intel Smithfield

Ядро Smithfield – это два обычных Prescott в одном кристалле

«Классическая» двухпроцессорная SMP-система с двухъядерными процессорами

SUMA
Slightly Uniform Memory Architecture ("почти однородная архитектура памяти")
Основа SUMA

AMD Toledo

AMD Toledo

Пример двухпроцессорной двухядерной системы на Opteron 2хх и чипсете AMD 82хх.

AMD Opteron Dual-Core Architecture

Intel & AMD

Разница между реализациями AMD и Intel с «технологической» точки

Когерентность кэш-памяти

Когерентность кэш-памяти

Протоколы поддержания когерентности кэшей:
у процессоров Intel - «MESI»,
у процессоров

Write-Through

MESI

MESI (Modified, Exclusive, Shared, Invalid)
Modified - состояние (выделено желтым) соответствует

Кэш Чтение корректных данных и модификация

Кэш Чтение «устаревших» данных

MOESI

MOESI (Modified, Owner, Exclusive, Shared, Invalid)
Modified - состояние (выделено желтым) соответствует

Кэш Чтение «устаревших» данных

Кэш Чтение корректных данных и модификация

Pentium 4 Processor With HT

Pentium D Processor

Pentium 4 Processor With HT

Dual Gore Pentium Processor Extreme Edition

Реализация IA-64

Intel Itanium2

IA-32 / IA-64

Реализация IA-64: Intel Itanium2

Наиболее кардинальным нововведением IA-64 по сравнению с RISC является

EPIC

EPIC (Explicitly Parallel Instruction Computing) - явный параллелизм на уровне команд

В обеих архитектурах явный параллелизм представлен уже на уровне команд, управляющих

Itanium 2

Конвейер в Itanium 2 состоит из 8 этапов, способен за

Функциональные устройства

Itanium 2

Каждая из инструкций при разборе связки направляется на соответствующий ее

Формат связки команд IA-64

Связка имеет длину 128 разрядов. Она включает

http://www.ixbt.com/cpu/ia64.html

14

IA-64

IA-64 перекладывает всю работу по оптимизации потока команд на компилятор. 
Каждый

IA-64

Компиляторы для IA-64 используют технологию "отмеченных команд" (predication) для устранения потерь

Конвейер Itanium

Устройство предварительной обработки инструкций в порядке их следования в программном

Конвейер CPU с внеочередным исполнением команд

Out-of-order Processor Pipeline (2)

80-ядерный процессор

Intel Teraflops Research Chip

Технология

Teraflops основан на техпроцессе 65 нм.
Процессор построен на одной подложке,

Ядро Intel Teraflops

Каждое ядро состоит из блока обработки Processing Engine

Роутер ядра используется для передачи данных и команд в сети между

Частоты и управление питанием

Синхронизация

Разработчикам очень трудно обеспечить появление частотного сигнала в одно и то

Чип может работать на нескольких скоростях, в зависимости от рабочего напряжения.

Перспективы

Процессор с производительностью, измеряющейся с приставкой тера- является переломным этапом.
Intel

Что дальше?