Цифровая схемотехника и архитектура компьютера. Цифровые функциональные узлы. (Глава 5)

Цифровая схемотехника и архитектура компьютера

Эти слайды предназначены для преподавателей, которые читают

Благодарности

Перевод данных слайдов на русский язык был выполнен командой сотрудников университетов

Глава 5 :: Темы

Введение
Арифметические схемы
Представление чисел
Последовательностные функциональные блоки
Матрицы памяти
Матрицы логических

Цифровые функциональные блоки:
Логические элементы, мультиплексоры, декодеры, регистры, схемы арифметики, счетчики, матрицы

Одноразрядный сумматор. 1

Одноразрядный сумматор. 2

Одноразрядный сумматор. 3

Типы распространения переносов:
Последовательный (медленный)
Ускоренный групповой (быстрый)
Префиксный (самый быстрый)
Два последних типа используются для многоразрядных сумматоров,

Цепь одноразрядных сумматоров
Перенос проходит через всю цепочку
Недостаток: медленное суммирование

Сумматор с последовательным

Задержка сумматора складывается из задержек разрядов в каждом звене:
tripple = NtFA
где

Определить значение переноса (Cout) в каждом блоке k-разрядного сумматора, используя сигналы

Шаг1: Вычислить Gi и Pi для всех разрядов
Шаг 2: Вычислить G

Пример: 4-разрядные блоки (G3:0 и P3:0) :
G3:0 = G3 +

32-разрядный сумматор с ускоренным групповым переносом с 4-разрядными блоками

Для N-разрядного сумматор с ускоренным групповым переносом с k-разрядными блоками:
tCLA

Вычисляет перенос на входе (Ci-1) для каждого разряда, затем вычисляет сумму:
Si

Перенос на входе либо генерируется для данного разряда либо распространяется от

Сигналы генерации и распространения блока, охватывающего разряды i:j:
Gi:j = Gi:k +

Схема префиксного сумматора

tPA = tpg + log2N(tpg_prefix ) + tXOR
tpg: задержка формирования

Сравнить задержки: 32-разрядный сумматор с последовательным переносом, сумматор с ускоренным групповым

Сравнить задержки: 32-разрядный сумматор с последовательным переносом, сумматор с ускоренным групповым

Устройство вычитания

Компаратор: Сравнение на равенство

Copyright © 2007 Elsevier

5-<>

Компаратор: Меньше, чем

Copyright © 2007 Elsevier

5-<>

Арифметико-логическое устройство (АЛУ)

Copyright © 2007 Elsevier

5-<>

Схема АЛУ

Copyright © 2007 Elsevier

5-<>

Сравнение на «Меньше» (Set Less Than, SLT)
Конфигурирование 32-разрядного

Copyright © 2007 Elsevier

5-<>

Конфигурирование 32-разрядного АЛУ для операции SLT: A =

Copyright © 2007 Elsevier

5-<>

Логическое устройство сдвига: смещает сдвигаемое значение влево или

Логическое устройство сдвига:
Ex: 11001 >> 2 = 00110
Ex: 11001 << 2

Схема устройства сдвига

A << N = A × 2N
Пример: 00001 << 2 =

Частичное произведение, формируемое путем умножения текущего разряда множителя на все разряды

Умножитель 4 x 4

Делитель 4 x 4

A/B = Q + R/B
Алгоритм:
R’ = 0
for i

Числа можно представить с помощью двоичного представления
Положительные числа
Беззнаковое двоичное
Отрицательные числа
Дополнительный код

Две основных способа представления:
Fixed-point: двоичное число с фиксированной точкой
Floating-point: двоичное число

6.75 содержит 4 разряда целой части и 4 разряда дробной части

Представить 7.510 используя 4 целых бита и 4 дробных.

Пример числа с

Представить 7.510 используя 4 целых бита и 4 дробных.
01111000

Пример числа с

Представление:
Прямой код (знак/величина)
Дополнительный код (дополнение до основания системы счисления)
Пример: Представить -7.510

Представление:
Прямой код (знак/величина)
Дополнительный код (дополнение до основания системы счисления)
Пример: Представить -7.510

Двоичная точка «плавает» между значащими цифрами
Подобно десятичному представлению в экспоненциальном представлении
Например,

Преобразовать десятичное в двоичное (не меняйте местами шаги 1 & 2!):
22810

Первый разряд мантиссы – всегда 1:
22810 = 111001002 = 1.11001 ×

Смещенный порядок: смещение = 127 (011111112)
Смещенный порядок = смещение +

Записать число -58.2510 с плавающей точкой (IEEE 754)

Представление с плавающей точкой.

Записать число -58.2510 с плавающей точкой (IEEE 754)
58.2510 = 111010.012
Записать в

Плавающая точка: Особые случаи

Одинарная точность:
32-разрядное
1 знаковый разряд, 8 разрядов порядка, 23 разряда мантиссы
Смещение =

Переполнение: число слишком большое для представления
Потеря точности: число слишком маленькое для

Выделить порядок числа и мантиссу
Присоединить ведущую 1 к мантиссе
Сравнить порядки
Выполнить сдвиг

Сложить числа с плавающей точкой:
0x3FC00000
0x40500000

Суммирование с плавающей точкой. Пример

1. Извлечь порядок и мантиссу
Для первого числа (N1): S = 0, E

3. Сравнить порядки
127 – 128 = -1, поэтому сдвиг N1 вправо на

6. Нормализовать мантиссы и подобрать порядки при необходимости
10.011 × 21 = 1.0011

Инкремент на каждом переднем фронте
Используется в цикле для перебора всех чисел.

Реализация

Вдвигается новый бит по переднему фронту тактового сигнала
Выдвигается бит по переднему

Когда Load = 1, работает как обычный N-разрядный регистр
Когда Load =

Эффективно хранят большие объемы данных
3 основных типа:
Динамическое оперативное запоминающее устройство (ОЗУ)

2-мерная матрица битовых ячеек
Каждая битовая ячейка хранит 1 бит
N адресных битов

22 × 3-битовая матрица
Количество слов: 4
Длина слова: 3 бита
Например, 3-битовое слово

Матрицы памяти

Z

Запоминающие элементы матрицы памяти

0

1

Z

Z

Запоминающие элементы матрицы памяти

Линия выборки слов (worldline):
формирует сигнал разрешения для выбора строки
в матрице

с произвольным доступом, оперативная память (RAM, ОЗУ): энергозависимая (volatile)
Память только для

Энергозависимая: содержимое памяти теряется при отключении электропитания
Быстрые чтение и запись

Энергонезависимая: содержимое памяти сохраняется при отключении электропитания
Чтение быстрое, но запись

DRAM (динамическое ОЗУ - Dynamic random access memory)
SRAM (Статическое ОЗУ -

Изобрел DRAM в 1966, IBM
Многие были настроены скептически к работоспособности его

Биты данных сохраняются в конденсаторах
Динамическая, потому что значение должно быть обновлено

DRAM

SRAM

DRAM bit cell:

SRAM bit cell:

Матрицы памяти. Обзор

ПЗУ (ROM): Точечная нотация

Разрабатывал память и быстродействующие схемы для Toshiba, 1971-1994
Изобрел флэш-память в

Хранение данных в ПЗУ (ROM)

Data2 = A1 ⊕ A0
Data1 = A1 + A0
Data0 = A1A0

Логические

Реализовать следующие логические функции, используя ПЗУ 22 × 3-бит:
X = AB
Y

Реализовать следующие логические функции, используя ПЗУ 22 × 3-бит:
X = AB
Y

Data2 = A1 ⊕ A0
Data1 = A1 + A0
Data0 = A1A0

Логика

Реализовать следующие логические функции, используя 22 × 3-битовую матрицу памяти:
X =

Реализовать следующие логические функции, используя 22 × 3-битовую матрицу памяти:
X =

Таблицы преобразования (lookup tables, LUTs), каждой входной комбинации соответствует некоторое состояние

Порт: пара адрес/данные
3-портовая память
2 порта чтения (A1/RD1, A2/RD2)
1 порт записи (A3/WD3,

// 256 x 3 модуль памяти с одним портом чтения/записи
module dmem( input

PLAs (ПЛМ, Programmable logic arrays) –программируемая логическая матрица
AND матрица, затем OR

X = ABC + ABC
Y = AB

Программируемые логические матрицы

PLA (ПЛМ): Точечная нотация

Состоит из:
LE (логических элементов): реализуют логику
IOE (Элементов ввода/вывода): интерфейс с внешним

Обобщенная структура FPGA

Состоят из:
Таблиц преобразования (LUT): реализуют комбинационную логику
Триггеров: реализуют последовательностную логику
Мультиплексоров:

Altera Cyclone IV LE

Конфигурируемые логические блоки (CLB) Spartan имеют:
1 четырехвходовую LUT
1 регистровый выход

Покажите, как сконфигурировать логические блоки Cyclone IV для выполнения следующих функций:
X

Покажите, как сконфигурировать ЛБ Cyclone IV для выполнения следующих функций:
X =