Программируемые логические устройства. Классические ПЛМ

Способы достижения универсальности компонентов

Программный. СБИС обрабатывают цифровые данные по заданной программе

Двухуровневая логика

Inverting format (NOR-NOR) more effective

Every logic function can be expressed in

Программируемые логические матрицы (ПЛМ)

Основой ПЛМ служит последовательность программируемых матриц элементов И

Архитектура ПЛМ

Программируемые логические матрицы (ПЛМ)

Основными параметрами ПЛМ являются число входов m, число

Схемотехника ПЛМ

Упрощенный вид биполярной ПЛМ
Цепь выработки термов – диодная схема И
Матрица

Реализация ПЛМ на транзисторах

Способы реализации

ПЛМ

ПЗУ

ПМЛ

O

1

O

2

O

3

Programmable AND array

Programmable

OR array

O

1

O

2

O

3

Programmable AND array

Fixed OR array

Programming a PROM

Схемотехника ПЛМ

Воспроизведение скобочных форм переключательных функций – для этого в ПЛМ

Схемотехника ПЛМ

Для формирования прямого или инверсного выходного сигнала используются сумматоры по

Схемотехника ПЛМ

Расширение возможностей ПЛМ с использованием элементов ввода/вывода с тремя состояниями

Схемотехника ПЛМ

Добавление к комбинационной части триггеров позволяет создавать устройства с памятью

Обобщенная структура классической ПЛМ

Дальнейшее развитие ПЛМ

Недостаток классических ПЛМ – фиксированная настройка выходных макроячеек.
Совершенствование архитектуры

Переход к универсальной ПЛМ

From Smith97

i inputs, j minterms/macrocell, k macrocells

Архитектура логической ячейки классической универсальной ПЛМ

Архитектура классической универсальной ПЛМ

Универсальная ПЛМ Atmel

Macrocell

Primary inputs

Сложные программируемые логические интегральные схемы (CPLD)

СПЛИС (CPLD ) являются дальнейшим развитием

Структура CPLD

Altera MAX

Altera MAX - Способы соединений

row channel

column channel

LAB

Courtesy Altera

Array-based
(MAX 3000-7000)

Mesh-based
(MAX 9000)

Логическая ячейка CPLD

Блок ввода/вывода CPLD

Программируемая матрица соединений CPLD

Сравнительные характеристики семейств CPLD

Базовые матричные кристаллы (БМК)

БМК относятся к полузаказным ИС. Это полуфабрикат, придание

Различные структуры БМК

Базовая ячейка (1) и каналы связи (2) БМК.
Канальная структура

Терминология, относящаяся к БМК

Базовая ячейка (БЯ) – набор схемных элементов, регулярно

Терминология, относящаяся к БМК

Способы организации ячеек БМК: - Из элементов МБЯ может

Терминология, относящаяся к БМК

Библиотека функциональных ячеек – совокупность ФЯ, используемых при

Терминология, относящаяся к БМК

Пример библиотеки функциональных ячеек БМК фирмы Actel

Терминология, относящаяся к БМК

Внутренняя область кристалла (ВО) окружена периферийной областью (ПО),

Пример базовой ячейки БМК

metal-5

metal-6

Via-programmable cross-point

programmable via

Via programmable gate array (VPGA)

Exploits regularity of

Пример типичного БМК

Random Logic

Memory
Subsystem

LSI Logic LEA300K
(0.6 μm CMOS)

Программируемые пользователем вентильные матрицы (FPGA)

Топологически сходны с канальными БМК
Во внутренней области

Структура FPGA

Структура логического блока FPGA

Свойства и возможности FPGA зависят в первую очередь

Структура логического блока FPGA

Пример логического блока на основе транзисторных пар
Реализуемая функция:

2-входовый мультиплексор как программируемый блок

F

A

0

B

S

1

Логическая ячейка Actel

Структура логического блока FPGA

Пример логического блока на основе мультиплексоров
Реализуемая логическая функция:

Логическая ячейка на основе ПЗУ

Структура логического блока FPGA на основе ПЗУ

Блок ввода/вывода FPGA

Система соединений FPGA

Структура переключательного блока (PSM) FPGA

Пример создания связи в FPGA

Дополнительные блоки FPGA

Встроенные блоки памяти (небольшого объема) – 16х1 или 32х1

Дополнительные блоки FPGA

Блок интерфейса граничного сканирования (JTAG) – для отладки и

Характеристики семейства FPGA

Микросхемы FPGA построены по SRAM-технологии и требуют загрузки управляющей

Пример кристалла FPGA

Xilinx XC4000ex

Характеристики семейства FPGA

Системы на кристалле (SoC)

Предпосылки появления «Систем на Кристалле» (System-on-Chip): - уменьшение топологических

Пример системы на кристалле

Системы на кристалле (SoC)

Архитектурные особенности SoC: - наличие универсальных программируемых блоков, позволяющих

Системы на кристалле (SoC)

К специализированным ядрам относятся: - блоки ОЗУ с возможностью

Структура SoC ALTERA

Структура SoC XILINX

Xilinx Vertex-II Pro

Courtesy Xilinx

High-speed I/O

Embedded PowerPc

Embedded memories

Hardwired multipliers

FPGA Fabric

Логическая ячейка SoC

Режимы настройки логической ячейки

Арифметический режим работы

Организация регистровой цепочки

Объединение логических ячеек в логический блок

Блок памяти SoC

Конфигурационные возможности блока памяти

Устройство коррекции ошибок для блока памяти

Блок памяти в режиме сдвигового регистра

Арифметический блок SoC

Архитектурные особенности арифметического блока

Последовательная загрузка данных в арифметическом блоке

Формирование обратной связи в арифметическом блоке

Блок управления тактовыми сигналами SoC

Структура блока PLL SoC

Блок ввода\вывода SoC

Работа блока ввода\вывода с дифференциальным сигналом

Программируемые аналоговые интегральные схемы (ПАИС)

Соотношение между сопротивлением (R) и зарядом (Q): -

Конденсатор в ключевом режиме

Переключамый конденсатор как резистор

Сопротивление обратно пропорционально емкости и частоте
Отношение сопротивлений

Изменение фазы (знака сопротивления)

Настройка собственной частоты изменением частоты переключения

Дискретизация входного сигнала

Входной и выходной сигналы обрабатываются в разные моменты времени
Удобно

Соотношение напряжений в схеме с переключаемыми конденсаторами

Переключаемые конденсаторы – базовый элемент ПАИС

Они позволяют реализовывать: - изменение коэффициента усиления

Простые ПАИС

Схема простой ПАИС ispPAC10 фирмы Lattice Semi
Позволяет создавать различные усилители,

Программируемый аналоговый блок (реализация фильтра)

Простые ПАИС (ispPAC20)

Простые ПАИС

Специализированная ПАИС (ispPAC80) – предназначена для реализации ФНЧ 5-го порядка

Упрощенная схема ПАИС для реализации ФНЧ

Архитектура сложной конфигурируемой аналоговой матрицы фирмы Anadigm

Структура входной ячейки

Структура выходной ячейки

Структура конфигурируемого аналогового блока

Программируемые матрицы смешанной архитектуры

В их состав обычно включают: - аппаратно реализованное процессорное

Пример матрицы со смешанной архитектурой (PSoC5 фирмы Cypress)

Архитектура процессорного ядра

Архитектура процессорного ядра

Встроенный блок ОЗУ

Блок интерфейса внешней памяти (EMIF)

Блок формирования тактовых частот

Сторожевой таймер

Структура блоков ввода/вывода

Массив программируемых цифровых блоков

Архитектура программируемого цифрового блока

Структура узла обработки данных

Пример настройки массива цифровых блоков

Встроенный контроллер шины CAN

Встроенный контроллер шины USB

Встроенный контроллер шины I2C

Встроенный блок конфигурируемого таймера

Массив программируемых аналоговых блоков

Сигма-дельта АЦП и АЦП последовательного приближения

Блок аналоговых компараторов

Режимы работы аналоговых ОУ

Программируемая аналоговая ячейка

Блок ЦАП