Содержание
- 2. Характерными чертами современных универсальных микропроцессоров являются: Суперскалярная архитектура, обеспечивающая одновременное выполнение нескольких команд в параллельно работающих
- 3. Стратегия развития процессоров Intel Стратегия развития Intel заключается во внедрении новых микроархитектур процессоров, основанных на новых
- 4. Особенности многоядерной процессорной микроархитектуры Intel Core Микроархитектура Intel Core содержит сотни нововведений, но основные из них
- 5. Технология Intel Wide Dynamic Execution В новой архитектуре с «широким» динамическим исполнением связывают: возможность исполнения большего
- 6. Технология Intel Advanced Digital Media Boost Микроархитектура Intel Core позволяет ускорить работу с SSE инструкциями в
- 7. Технология Intel Advanced Smart Cache Процессоры с микроархитектурой Core имеют разделяемый между двумя ядрами L2 кэш.
- 8. Технология Intel Smart Memory Access Под этим названием объединены несколько технологий: 1. Усовершенствованный алгоритм предварительной выборки
- 9. Технология Intel Intelligent Power Capability Главная особенность микроархитектуры Core в том, что процессоры получили возможность интерактивного
- 10. Недостатки микроархитектуры Intel Core Существенным недостатком процессоров микроархитектуры Intel Core стал их немодульный дизайн (немодульное проектирование).
- 11. Микроархитектура Intel Nehalem Микроархитектура Nehalem является дальнейшим развитием рассмотренной выше микроархитектуры Intel Core. Основными отличительными чертами
- 12. Микроархитектура Intel Nehalem 5. Новая шина QPI с топологией точка-точка для связи процессора с чипсетом и
- 13. Усовершенствования вычислительного ядра Несмотря на то, что процессоры семейства Nehalem преподносятся Intel, как носители новой микроархитектуры,
- 14. Рис.1 Рис.1
- 15. Усовершенствования вычислительного ядра Разделенные на простые и сложные х86 инструкции (Pre Decode) организуются в виде очередей
- 16. В Nehalem увеличилось число пар x86 команд, декодируемых в рамках этой технологии «одним махом». Кроме того,
- 17. Иными словами, теперь в буфере LSD сохраняются циклы в декодированном виде, из-за чего этот блок стал
- 18. Усовершенствования вычислительного ядра Также как Core 2, в каждом ядре процессора Intel Nehalem используются три универсальных
- 19. Усовершенствования вычислительного ядра В микроархитектуре Nehalem Intel продолжила взятый ранее курс на увеличение числа поддерживаемых SIMD
- 20. Новая структура кэш-памяти От двухуровневой структуры кэш-памяти в Intel Core с общим на каждые два ядра
- 21. Реализация многопоточности Возвращение в Nehalem технологии SMT – одно из самых существенных нововведений, способных положительно повлиять
- 22. Интегрированный в процессор контроллер памяти Nehalem стала первой интеловской микроархитектурой, предполагающей интеграцию контроллера памяти внутрь процессора.
- 23. Новая процессорная шина QPI Микроархитектура Nehalem универсальна, она используется как в настольных, мобильных, так и в
- 24. Модульная структура процессора Важным нововведением в Nehalem стал модульный дизайн процессора. Фактически, микроархитектура сама по себе
- 25. Модульная структура процессора Рис. 2
- 26. Управление питанием процессора Микроархитектура Nehalem предполагает наличие в процессоре важного блока – PCU (Power Control Unit).
- 27. Технология Turbo Boost Эта технология вводит понятие турбо-режима, в котором отдельные ядра могут работать на частоте,
- 28. Процессоры Nehalem Первыми серийными процессорами, основанными на новой микроархитектуре Nehalem, стали настольные модели, известные под кодовым
- 29. Процессоры Intel Clarkdale
- 30. Процессоры Intel Bloomfield, Intel Lynnfield
- 31. Семейство процессоров Intel Westmere Новые процессоры Intel семейства Westmere стали первыми процессорами, созданными по нормам 32-нм
- 32. Семейство процессоров Intel Westmere 16 Lanes Рис. 3 DMI FDI
- 33. Микроархитектура AMD K10 Микроархитектура AMD К10 является логическим продолжением вполне удачной в свое время (2003 г.)
- 34. Микроархитектура AMD K10 Впрочем, компоновка четырех процессорных ядер на одном кристалле имела и обратную сторону. Дело
- 35. Структура ядра процессора AMD K10 Каждое ядро процессора имеет выделенный кэш L1 данных и инструкций размером
- 36. Рис. 4
- 37. Структура ядра процессора AMD K10 В К10 предсказание переходов (Branch Prediction Unit) существенно улучшено. Во-первых, появился
- 38. Структура ядра процессора AMD K10 В процессоре К10 внешние х86-команды декодируются во внутренние RISC-инструкции, для чего
- 39. Структура ядра процессора AMD K10 Аппаратный декодер Direct Path является трехканальным и может декодировать за один
- 40. Структура ядра процессора AMD K10 Микрооперации, полученные в результате декодирования инструкций в декодерах Vector Path и
- 41. Структура ядра процессора AMD K10 Если посмотреть на схему декодера в микроархитектурах К8 и К10, то
- 42. Структура ядра процессора AMD K10 После прохождения декодера микрооперации (по три за каждый такт) поступают в
- 43. Структура ядра процессора AMD K10 Просматривая все 36 поступающих инструкций, FP-Renamer переупорядочивает следование команд, строя спекулятивные
- 44. Структура ядра процессора AMD K10 После того, как все микрооперации прошли диспетчеризацию и переупорядочивание, они могут
- 45. Структура ядра процессора AMD K10 В процессоре К8 после вычисления на AGU адресов обращения к памяти
- 46. Структура ядра процессора AMD K10 Для работы с вещественными числами реализовано три функциональных устройства FPU: FADD
- 48. Скачать презентацию
Характерными чертами современных универсальных микропроцессоров являются:
Суперскалярная архитектура, обеспечивающая одновременное выполнение нескольких
Характерными чертами современных универсальных микропроцессоров являются:
Суперскалярная архитектура, обеспечивающая одновременное выполнение нескольких
Динамическое изменение последовательности команд (выполнение команд с опережением – спекулятивное выполнение).
Конвейерное исполнение команд.
Предсказание направления ветвлений.
Предварительная выборка команд и данных.
Параллельная обработка потоков данных.
Многоядерная структура.
Многопотоковая обработка команд.
Пониженное энергопотребление.
Стратегия развития процессоров Intel
Стратегия развития Intel заключается во внедрении новых
Стратегия развития процессоров Intel
Стратегия развития Intel заключается во внедрении новых
Особенности многоядерной процессорной микроархитектуры Intel Core
Микроархитектура Intel Core содержит сотни
Особенности многоядерной процессорной микроархитектуры Intel Core
Микроархитектура Intel Core содержит сотни
Технология Intel Wide Dynamic Execution (широкое динамическое исполнение).
Технология Intel Advanced Digital Media Boost (улучшенные цифровые медиа возможности).
Технология Intel Advanced Smart Cache (улучшенный интеллектуальный кэш).
Технология Intel Smart Memory Access (интеллектуальный доступ к памяти).
Технология Intel Intelligent Power Capability (интерактивное подключение подсистем).
Технология Intel Wide Dynamic Execution
В новой архитектуре с «широким»
Технология Intel Wide Dynamic Execution
В новой архитектуре с «широким»
возможность исполнения большего числа операций за такт, чем это было раньше. Благодаря добавлению в каждое ядро декодеров и исполнительных устройств, каждое из ядер сможет выбирать из программного кода и исполнять до четырех х86 инструкций одновременно с помощью 14-стадийных конвейеров;
в дополнении к весьма удачной технологии micro-ops fusion (x86 инструкция распадается на последовательность микрокоманд, которые выполняются процессором в этой же последовательности) микроархитектура Core получила технологию macro fusion.
Технология Intel Advanced Digital Media Boost
Микроархитектура Intel Core
Технология Intel Advanced Digital Media Boost
Микроархитектура Intel Core
Кроме этого Intel в очередной раз провел ревизию системы команд SSE. Результатом стало расширение SSSE3 еще 32-мя новыми командами, а для процессоров (Penryn), выполненных по 45-нм технологическому процессу, использование нового набора команд SSE4.1, в который добавлено 47 новых команд, позволяющих ускорить, в том числе, кодирование видеозаписей с высоким разрешением и обработку фотоизображений.
Технология Intel Advanced Smart Cache
Процессоры с микроархитектурой Core имеют
Технология Intel Advanced Smart Cache
Процессоры с микроархитектурой Core имеют
1. Доступ ко всему объему L2 кэша может получить любое из ядер процессора (когда одно из ядер бездействует). Если же одновременно работают два ядра, то кэш делится между ними пропорционально, в зависимости от частоты обращений каждого ядра к оперативной памяти (ОП).
Если оба ядра работают синхронно с одними и теми же данными, то хранятся они в общем L2 кэше только однократно. Таким образом, разделяемый интеллектуальный L2 кэш, более вместителен, чем два отдельных кэша.
2. Значительно снижается нагрузка на ОП системы и на процессорную шину. В этом случае перед системой не стоит задача контроля и обеспечения когерентности кэш-памяти различных ядер.
Технология Intel Smart Memory Access
Под этим названием объединены несколько
Технология Intel Smart Memory Access
Под этим названием объединены несколько
1. Усовершенствованный алгоритм предварительной выборки данных. В процессоре реализовано 6 независимых блоков предварительной выборки данных. Два блока осуществляют выборку данных из памяти в общий L2 кэш, два блока работают с кэшами L1 каждого ядра. Каждый блок отслеживает обращения исполнительных устройств к данным. Базируясь на собранной статистике, блоки предварительной выборки стремятся подгружать данные из памяти в процессорный кэш еще до того, как к ним последует обращение.
2. Memory disambiguation (устранение противоречий при доступе к памяти). Данная технология направлена на повышение эффективности работы алгоритмов внеочередного исполнения инструкций, осуществляющих выгрузку и сохранение данных в память.
Технология Intel Intelligent Power Capability
Главная особенность микроархитектуры Core в
Технология Intel Intelligent Power Capability
Главная особенность микроархитектуры Core в
Недостатки микроархитектуры Intel Core
Существенным недостатком процессоров микроархитектуры Intel Core стал
Недостатки микроархитектуры Intel Core
Существенным недостатком процессоров микроархитектуры Intel Core стал
Еще одно узкое место возникало в многопроцессорных системах при использовании системной шины FSB.
Микроархитектура Intel Nehalem
Микроархитектура Nehalem является дальнейшим развитием рассмотренной выше
Микроархитектура Intel Nehalem
Микроархитектура Nehalem является дальнейшим развитием рассмотренной выше
Основными отличительными чертами данной микроархитектуры являются :
Усовершенствованное по сравнению с Core вычислительное ядро.
Многопоточная технология SMT (Simultaneous Multi-Threading), позволяющая исполнять одновременно два вычислительных потока на одном ядре.
Три уровня кэш-памяти: L1 кэш размером 64 Кбайта на каждое ядро, L2 кэш размером 256 Кбайт на каждое ядро, общий разделяемый L3 кэш размером 4, 8 до 24 Мбайт.
Интегрированный в процессор контроллер памяти с поддержкой нескольких каналов DDR3 SDRAM.
Микроархитектура Intel Nehalem
5. Новая шина QPI с топологией точка-точка для
Микроархитектура Intel Nehalem
5. Новая шина QPI с топологией точка-точка для
6. Модульная структура.
7. Монолитная конструкция – процессор состоит из одного полупроводникового кристалла.
8. Технологический процесс с нормами производства не менее 45 нм.
9. Использование двух, четырех или восьми ядер.
10. Управление питанием и Turbo-режим.
Усовершенствования вычислительного ядра
Несмотря на то, что процессоры семейства Nehalem преподносятся
Усовершенствования вычислительного ядра
Несмотря на то, что процессоры семейства Nehalem преподносятся
В рассматриваемом ядре (рис. 1) так называемый предпроцессор содержит следующие блоки: блок выборки команд и преддекодирования; блок предсказания переходов (ветвлений); блок очередей инструкций; декодер инструкций; блок обнаружения циклов в программе.
В дополнение к уже имеющемуся в Intel Core блоку предсказания переходов был добавлен в Nehalem ещё один «предсказатель» второго уровня. Он работает медленнее, чем первый, но зато благодаря более вместительному буферу, накапливающему статистику переходов, обладает лучшей глубиной анализа.
Рис.1
Рис.1
Рис.1
Рис.1
Усовершенствования вычислительного ядра
Разделенные на простые и сложные х86 инструкции (Pre Decode)
Усовершенствования вычислительного ядра
Разделенные на простые и сложные х86 инструкции (Pre Decode)
В Nehalem увеличилось число пар x86 команд, декодируемых в рамках этой
В Nehalem увеличилось число пар x86 команд, декодируемых в рамках этой
Следующее усовершенствование, связанное с повышением продуктивности начальной части исполнительного конвейера, коснулось блока обнаружения циклов в программе Loop Stream Detector. Этот блок появился впервые в процессорах с микроархитектурой Core и предназначался для ускорения обработки циклов. Определяя в программе циклы небольшой длины, Loop Stream Detector (LSD) сохранял их в специальном буфере, что давало возможность процессору обходиться без их многократной выборки из кэша и предсказания переходов внутри этих циклов. В процессорах Nehalem блок LSD стал ещё более эффективен благодаря его переносу за стадию декодирования инструкций.
Усовершенствования вычислительного ядра
Иными словами, теперь в буфере LSD сохраняются циклы в декодированном виде,
Иными словами, теперь в буфере LSD сохраняются циклы в декодированном виде,
После декодирования производится переименование регистров, переупорядочение (Retirement Unit) и сохранение до момента выполнения 128 микрокоманд в буфере (Reorder Buffer). Это количество микрокоманд на 33% больше, чем в Intel Core (96 микрокоманд).
На следующем этапе планировщик (Scheduler) через станцию резервирования (Reservation Station – RES), вместимостью до 36 инструкций (Intel Core – 32 инструкции), отправляет микрокоманды непосредственно на исполнительные устройства.
Усовершенствования вычислительного ядра
Усовершенствования вычислительного ядра
Также как Core 2, в каждом ядре процессора Intel
Усовершенствования вычислительного ядра
Также как Core 2, в каждом ядре процессора Intel
Усовершенствования вычислительного ядра
В микроархитектуре Nehalem Intel продолжила взятый ранее курс на
Усовершенствования вычислительного ядра
В микроархитектуре Nehalem Intel продолжила взятый ранее курс на
Новая структура кэш-памяти
От двухуровневой структуры кэш-памяти в Intel Core с общим
Новая структура кэш-памяти
От двухуровневой структуры кэш-памяти в Intel Core с общим
К двум уровням кэша в Nehalem добавился и L3 кэш, который объединяет ядра между собой и является разделяемым. В результате, L2 кэш выступает буфером при обращениях процессорных ядер в разделяемую кэш-память, имеющую достаточно большой объём.
Реализация многопоточности
Возвращение в Nehalem технологии SMT – одно из самых существенных
Реализация многопоточности
Возвращение в Nehalem технологии SMT – одно из самых существенных
Внедрение SMT в Nehalem не потребовало существенного увеличения сложности процессора. Продублированы в ядре, фактически, лишь процессорные регистры. Все остальные ресурсы при включении SMT разделяются в процессоре между потоками динамически (например, Reservation Station или кэш-память), либо жёстко пополам (например, Reorder Buffer). Как и в процессорах Pentium 4, активация SMT в Nehalem приводит к тому, что каждое физическое ядро видится операционной системой как пара логических ядер. Например, четырёхъядерный Nehalem будет распознаваться программным обеспечением как процессор с восемью ядрами.
Интегрированный в процессор контроллер памяти
Nehalem стала первой интеловской микроархитектурой, предполагающей интеграцию
Интегрированный в процессор контроллер памяти
Nehalem стала первой интеловской микроархитектурой, предполагающей интеграцию
Основное преимущество переноса контроллера DRAM в процессор заключается не столько в росте пропускной способности, сколько в уменьшении латентности подсистемы памяти. Ещё одно косвенное преимущество встроенного в процессор контроллера памяти заключается в том, что его функционирование теперь не зависит ни от чипсета, ни от материнской платы.
Новая процессорная шина QPI
Микроархитектура Nehalem универсальна, она используется как в настольных,
Новая процессорная шина QPI
Микроархитектура Nehalem универсальна, она используется как в настольных,
Для решения этой задачи был построен специальный интерфейс QPI с топологией точка-точка (QuickPath Interconnect). С технической точки зрения шина QPI представляет собой два 20-битных соединения, ориентированных на передачу данных в прямом и обратном направлении. 16 бит предназначаются для передачи данных, оставшиеся четыре – носят вспомогательный характер. Эта шина имеет пропускную способность 12,8 Гбайт/с в каждую сторону или 25,6 Гбайт/с суммарно. В зависимости от рыночного ориентирования, процессоры с микроархитектурой Nehalem могут комплектоваться одним или несколькими интерфейсами QPI.
Модульная структура процессора
Важным нововведением в Nehalem стал модульный дизайн
Модульная структура процессора
Важным нововведением в Nehalem стал модульный дизайн
Необходимые «кубики» собираются в едином полупроводниковом кристалле и преподносятся в качестве решения для того или иного рыночного сегмента. Например, процессор Bloomfield, включает в себя четыре ядра, L3 кэш, контроллер памяти и один контроллер шины QPI.
Серверные же процессоры с той же архитектурой будут включать до восьми ядер, до четырёх контроллеров QPI для объединения в многопроцессорные системы, L3 кэш и контроллер памяти.
Модульная структура процессора
Рис. 2
Модульная структура процессора
Рис. 2
Управление питанием процессора
Микроархитектура Nehalem предполагает наличие в процессоре важного
Управление питанием процессора
Микроархитектура Nehalem предполагает наличие в процессоре важного
Основным предназначением PCU является управление частотой и напряжением питания отдельных ядер, для чего этот блок имеет все необходимые средства. Он получает от всех ядер со встроенных в них датчиков всю информацию о температуре, напряжении и силе тока. Основываясь на этих данных, PCU может переводить отдельные ядра в энергосберегающие состояния, а также управлять их частотой и напряжением питания. В частности, PCU может независимо друг от друга отключать неактивные ядра, переводя их в состояние глубокого сна, в котором энергопотребление ядра приближается к нулевой отметке.
Технология Turbo Boost
Эта технология вводит понятие турбо-режима, в котором
Технология Turbo Boost
Эта технология вводит понятие турбо-режима, в котором
В новых процессорах, если нет риска выйти за границу типичного энергопотребления и тепловыделения, PCU может повышать частоты процессорных ядер на один шаг выше номинала (133 МГц). Это может происходить, например, при слабо распараллеленной нагрузке, когда часть ядер находится в состоянии простоя. Более того, при соблюдении описанных условий, частота одного из ядер может быть увеличена и на два шага выше номинала (266 МГц).
Большим преимуществом Turbo Boost Technology является ее полная прозрачность для операционной системы. Эта технология реализована исключительно аппаратными средствами и не требует использования никаких программных утилит для своей активации.
Процессоры Nehalem
Первыми серийными процессорами, основанными на новой микроархитектуре
Процессоры Nehalem
Первыми серийными процессорами, основанными на новой микроархитектуре
Следующая линейка процессоров Intel Core i7-8хх с ядром Lynnfield отличается от предыдущей двухканальным интегрированным контроллером памяти, уменьшенным TDP, увеличенной частотой шины памяти 1066/1333 МГц, встроенным в процессор контроллером шины графического адаптера PCI Express x16, использованием системной шины DMI для связи процессора с южным мостом чипсета, более агрессивной реализацией технологии Turbo Boost.
Процессоры Intel Clarkdale
Процессоры Intel Clarkdale
Процессоры Intel Bloomfield, Intel Lynnfield
Процессоры Intel Bloomfield, Intel Lynnfield
Семейство процессоров Intel Westmere
Новые процессоры Intel семейства Westmere стали
Семейство процессоров Intel Westmere
Новые процессоры Intel семейства Westmere стали
Семейство процессоров Intel Westmere
16
Lanes
Рис. 3
DMI
FDI
Семейство процессоров Intel Westmere
16
Lanes
Рис. 3
DMI
FDI
Микроархитектура AMD K10
Микроархитектура AMD К10 является логическим продолжением вполне удачной
Микроархитектура AMD K10
Микроархитектура AMD К10 является логическим продолжением вполне удачной
Микроархитектура AMD K10
Впрочем, компоновка четырех процессорных ядер на одном кристалле имела
Микроархитектура AMD K10
Впрочем, компоновка четырех процессорных ядер на одном кристалле имела
Структура ядра процессора AMD K10
Каждое ядро процессора имеет выделенный кэш L1
Структура ядра процессора AMD K10
Каждое ядро процессора имеет выделенный кэш L1
Процессор К10 производит выборку инструкций (Instruction Fetch Unit) из кэша команд L1 выровненными 32-байтными блоками, в отличие от процессоров К8 и Intel Core, которые производили выборку 16- байтными блоками.
В архитектуре AMD K8 длина блока выборки инструкций была согласована с возможностями декодера. В архитектуре К10 возможности декодера изменились, в результате чего потребовалось изменить и размер блока выборки, чтобы темп выборки инструкций был сбалансирован со скоростью работы декодера.
Рис. 4
Рис. 4
Структура ядра процессора AMD K10
В К10 предсказание переходов (Branch Prediction Unit)
Структура ядра процессора AMD K10
В К10 предсказание переходов (Branch Prediction Unit)
Во-первых, появился механизм предсказания косвенных переходов, т. е. переходов, которые производятся по указателю, динамически вычисляемому при выполнении кода программы.
Во-вторых, предсказание выполняется на основе анализа 12 предыдущих переходов, что повышает точность предсказаний. В-третьих, вдвое (с 12 до 24 элементов) увеличена глубина стека возврата.
Структура ядра процессора AMD K10
В процессоре К10 внешние х86-команды декодируются во
Структура ядра процессора AMD K10
В процессоре К10 внешние х86-команды декодируются во
Структура ядра процессора AMD K10
Аппаратный декодер Direct Path является трехканальным и
Структура ядра процессора AMD K10
Аппаратный декодер Direct Path является трехканальным и
Микропрограммный декодер Vector Path также способен выдавать по три микрооперации за такт при декодировании сложных инструкций. При этом сложные инструкции не могут декодироваться одновременно с простыми, т. е. при работе трехканального аппаратного декодера микропрограммный декодер не используется, а при декодировании сложных инструкций, наоборот, бездействует аппаратный декодер.
Структура ядра процессора AMD K10
Микрооперации, полученные в результате декодирования инструкций в
Структура ядра процессора AMD K10
Микрооперации, полученные в результате декодирования инструкций в
В том случае, когда за один такт в буфер поступает не три, а одна или две микрооперации (в результате задержек с выбором инструкций), группы заполняются пустыми микрооперациями, но так, чтобы в каждой группе было ровно три микрооперации.
Далее группы микроинструкций отправляются на исполнение.
Структура ядра процессора AMD K10
Если посмотреть на схему декодера в микроархитектурах
Структура ядра процессора AMD K10
Если посмотреть на схему декодера в микроархитектурах
Кроме того в микроархитектуре К10 в декодер добавлен специальный блок, называемый Sideband Stack Optimizer. Он повышает эффективность декодирования инструкций работы со стеком и, таким образом, позволяет переупорядочивать микрооперации, получаемые в результате декодирования, чтобы они могли выполняться параллельно.
Структура ядра процессора AMD K10
После прохождения декодера микрооперации (по три за
Структура ядра процессора AMD K10
После прохождения декодера микрооперации (по три за
Планировщик для работы с вещественными числами образован тремя станциями резервирования (RS), каждая из которых рассчитана на 12 инструкций. Его основная задача заключается в том, чтобы распределять команды по исполнительным блокам по мере их готовности.
Структура ядра процессора AMD K10
Просматривая все 36 поступающих инструкций, FP-Renamer переупорядочивает
Структура ядра процессора AMD K10
Просматривая все 36 поступающих инструкций, FP-Renamer переупорядочивает
Планировщик инструкций для работы с целыми числами (Int Scheduler) образован тремя станциями резервирования, каждая из которых рассчитана на 8 инструкций. Все три станции таким образом образуют планировщик на 24 инструкции. Этот планировщик выполняет те же, функции, что и FP-планировщик. Различие между ними заключается в том, что в процессоре имеется 7 функциональных исполнительных блоков для работы с целыми числами (три устройства ALU, три устройства AGU и одно устройство IMUL).
Структура ядра процессора AMD K10
После того, как все микрооперации прошли диспетчеризацию
Структура ядра процессора AMD K10
После того, как все микрооперации прошли диспетчеризацию
По мере готовности данных планировщик может запускать на исполнение из каждой очереди одну целочисленную операцию в устройстве ALU и одну адресную операцию в устройстве AGU (устройство генерации адреса).
Количество одновременных обращений к памяти ограничено двумя. Таким образом, за каждый такт может запускаться на исполнение три целочисленных операции, обрабатываемых в устройствах ALU, и две операции с памятью, обрабатываемых в устройствах AGU.
Структура ядра процессора AMD K10
В процессоре К8 после вычисления на AGU
Структура ядра процессора AMD K10
В процессоре К8 после вычисления на AGU
Структура ядра процессора AMD K10
Для работы с вещественными числами реализовано три
Структура ядра процессора AMD K10
Для работы с вещественными числами реализовано три
В микроархитектурах К8 и К10 планировщик для работы с вещественными числами каждый такт может запускать на исполнение по одной операции в каждом функциональном устройстве FPU.
Подобная реализация блока FPU теоретически позволяет выполнять до трех вещественных операций за такт. В микроархитектуре К10 устройства FPU являются 128-битными. Соответственно 128-битные SSE-команды обрабатываются с помощью одной микрооперации, что теоретически увеличивает темп выполнения векторных SSE-команд в два раза, по сравнению с микроархитектурой К8.