Запоминающие устройства

Запоминающее устройством (ЗУ) -отдельное устройство или процессора вычислительного комплекса, реализующее функцию памяти: запись, хранение и выдача цифровой информации в процессе её обработки.

Для кратковременного хранения небольших объемов кодовых слов обычно используют регистры. При необходимости длитель­ного хранения или хранения больших объемов информации при­меняют запоминающие устройства (ЗУ), выполненные на специа­лизированных ИС. Применение ЗУ, использующих ИС, позволяет максимально упростить аппаратную часть электронных устройств.

Любая сложная цифровая система (ЭВМ) с точки зрения ее логической структуры состоит как минимум из 2-х компонентов:
блока вычислений (центрального процессора)
блока памяти.

EDO
(Extended Data Out - расширенное время удержания данных на выходе). Этот вид памяти позволяет примерно на 15 % по сравнению с FPM ускорить процесс считывания последовательных массивов данных. При случайной адресации такая память ничем не отличается от обычной.

BEDO
(Burst EDO - EDO с блочным доступом) - память на основе EDO, работающая не одиночными, а пакетными циклами чтения/записи.

SDRAM
(Synchronous DRAM - синхронная динамическая память) –
память с синхронным доступом, работающая быстрее обычной
асинхронной (FРM/EDO/BEDO). SDRAM также поддерживает
блочный обмен. Основная выгода от использования SDRAM состоит в
поддержке последовательного доступа в синхронном режиме, где не
требуется дополнительных тактов ожидания. При случайном доступе
SDRAM работает практически с той же скоростью, что и FPM/EDO.

После выключения компьютера оперативная память
очищается.

Емкость ОЗУ 16 * 4 = 64 бит

Десять линий адреса А9А0 обеспечивают адресацию 210 = 1024 = 1 кбит ячеек памяти, а восемь линий D7D0 данных показывают, что в каждой ячейке памяти хранятся 8 бит информации. Для этой микросхемы организацию памяти записывают как 1024×8. Байт считывается с микросхемы, когда сигнал считывания с кристалла (черта над буквами CS означает инверсную логику, т. е. сигнал действует, когда он имеет значение логического нуля).

Структурная схема ЗУ с селекторами

Схемное обозначение ПЗУ

ПЗУ (ROM - read only memory ) служит для хранения неизменяемой программной и справочной информации. Просмотр этой памяти невозможен так как эта память постоянная.

Память ПЗУ

многократно
программируемая

однократно
программируемая

Если, например, с выхода дешифратора DC возбуждается верхняя адресная линия, то сигналы 1 проходят с неё через диоды следующих линий разрядной шины: 8, 6, 4, 2 и 1, т. е. считывается двоичное число 10101011. Аналогично, при возбуждении других линий адресной шины на выходе ПЗУ будут считываться три других двоичных числа. Заметим, что в данном примере диодная матрица является совокупностью элементов ИЛИ: входами элементов являются линии адресной шины, а выходом — одна из линий разрядной шины.

http://www.myshared.ru/slide/105598/#

В режиме записи на адресную шину с выхода дешифратора поступает высокий уровень сигнала, поэтому нижние эмиттеры не оказывают влияния на работу транзисторов. На разрядные шины 1 и 2
поступают с устройства управления МП разные уровни напряжения. Будем считать, что в элементе записан 0, если транзистор VT1 открыт, а транзистор VT2 закрыт. Если нужно записать в элемент единицу (1), то высокий уровень напряжения подаётся через шину 1 на верхний эмиттер транзистора VT1, а через шину 2 на верхний эмиттер транзистора VT2 — низкий уровень. Этот случай соответствует закрытому состоянию транзистора VT1 и открытому состоянию транзистора VT2.

В режиме считывания протекающий через верхний эмиттер транзистора VT2 ток в
шине 2 создаёт на сопротивлении усилителя считывания напряжение, соотв. логической единице. Этот сигнал (1) передаётся на выход ЗУ. Если транзистор VT1 открыт, а транзистор VT2 закрыт, то на выход ЗУ подается сигнал 0.
В режиме хранения на адресную шину поступает низкий уровень напряжения, поэтому можно считать, что нижние эмиттеры обоих транзисторов подключены к общей точке схемы. В этом режиме сигналы на верхних эмиттерах не оказывают влияние на состояние транзисторов, т. е. состояние триггера остаётся неизменным.
Запоминающий элемент (триггер) с двухкоординатной выборкой выполняют на
двух трёхэмиттерных транзисторах. Третьи эмиттеры каждого транзистора соединя
ют с выводами второй адресной шины.

Управление триггером для записи и считывания осуществляется переключением
транзисторов VT5 и VT6. В исходном состоянии напряжения на обеих разрядных
шинах 1 и 2 данных, как и на адресной шине, равны нулю. При этом транзисторы VT5 и VT6 закрыты, так как разность потенциалов между затворами и истоками по абсолютной величине меньше порогового напряжения отпирания. Отметим, что МОП транзисторы со встроенным каналом (n-типа в данном случае) в открытом состоянии способны пропускать сигналы (ток) в обоих направлениях.

В режиме записи на адресную шину (на затворы транзисторов VT5 и VT6) с выхода дешифратора поступает высокий уровень напряжения (логическая 1), подключая триггеры к разрядным шинам 1 и 2, на которые поступают разные уровни напряжения: на шину 1 подаётся логическая 1, а на шину 2 — логический 0. При этом транзистор VT5 открывается, положительный потенциал поступает на затвор транзистора VT2. Транзистор VT2 переходит в открытое состояние, а транзистор VT1 — в закрытое, независимо от его предшествующего состояния. Состоянию триггера с записанной 1 соответствует высокое напряжение на стоке транзистора VT1 и близкое к нулю напряжение на стоке транзистора VT2. В режиме считывания на адресную шину с дешифратора поступает логическая 1, а шины 1 и 2 подключаются к входам усилителей считывания, поэтому единичное состояние триггера передаётся на выход ЗУ. В режиме хранения на адресную шину поступает низкий уровень напряжения, закрытые транзисторы VT5 и VT6 "изолируют" триггер от разрядных шин, и его состояние остаётся неизменным.

Память

Кеш-память

ОЗУ

ВЗУ

Говоря о быстродействии памяти, необходимо помнить, что прежде чем считать информацию, требуется найти ее местоположение в ЗУ.
При разработке полупроводниковых ЗУ нашел применение метод произвольного доступа, при котором время выборки постоянно и не зависит от местоположения информации в хранящемся массиве.

жёсткие диски
гибкие диски
cd и dvd диски
магнитные ленты

Оперативная память представляет собой совокупность ячеек, разделенных на разряды для хранения в каждом бите информации. Все ячейки памяти пронумерованы, номер ячейки - это ее адрес. Он позволяет отличать ячейки друг от друга, обращаться к любой ячейке, чтобы записать в нее новую информацию или воспользоваться уже хранящейся в ячейке.

статическая
(SRAM - Static RAM)

динамическая
(DRAM - Dynamic RAM)

RAM

Статическая память используется
в основном в качестве буферной.

Динамическая память используется
в качестве основной.

Существуют также синхронные виды памяти, получающие внешний синхросигнал, к импульсам которого жестко привязаны моменты подачи адресов и обмена данными; помимо экономии времени на охранных интервалах, они позволяют более полно использовать внутреннюю конвейеризацию и блочный доступ.

DRAM(динамическая)

SRAM(статическая) и

Микросхема DRAM

Десять лет усилий разработчиков привели к росту:
производительности процессоров в 100 раз,
производительности основной памяти только в 12 раз.