архитектура netburst

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Архитектура и микроархитектура процессора

Архитектура процессора – это его программная модель,
то есть программно-видимые свойства.

Микроархитектура процессора – это внутренняя реализация этой
программной модели.

Микроархитектура

Конвейеризация (pipelining)

Переименование регистров(register renaming)

Продвижение данных
(data forwarding)

Предсказание переходов
(branch prediction)

Исполнение по предложению (Speculative execution)

Исполнение с изменением последовательности инструкции(out-of-order execution)

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Конвейеризация (pipelining):
Предполагает разбивку выполнения каждой инструкции на несколько этапов,
причем каждый этап выполняется на своей ступени конвейера процессора

Одновременно может обрабатываться несколько инструкций, и
производительность процессора можно оценивать темпом выхода
инструкций со всех его конвейеров

Для достижения максимальной производительности процессора
Надо обеспечить полную загрузку конвейеров с минимальным числом
лишних штрафных циклов(penalty cycles).

Суперконвейерная архитектура в настоящее время имеет от 20 конвейеров

Переименование регистров (register renaming):
Позволяет обойти архитектурное
ограничение на возможность параллельного
исполнения инструкций
(доступно всего лишь 8 общих регистров)

При записи промежуточных результатов
устанавливается соответствие логических имен
и физических регистров

Т.о., одновременно может исполнятся несколько
инструкций, ссылающихся на одно и тоже
логическое имя регистра, при условии, что между
ними нет фактических зависимостей по данным.

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Продвижение данных
(data forwarding):
Подразумевает начало исполнения
инструкции до готовности всех
операндов. При этом выполняются
Все возможные действия, и декодированная
инструкция с одним операндом помещается
в исполнительное устройство, где дожидается
готовности второго операнда, выходящего с
другого конвейера.

Предсказание переходов
(branch prediction):
Позволяет продолжать выборку и декодирование потока инструкций после выборки инструкций ветвления(условного перехода),не дожидаясь проверки условия.

Исполнение по предложению (Speculative execution):
предсказанные после перехода инструкции не
только декодируются, но и по возможности исполняются до проверки условий перехода.
+ если сбывается – удача; - если нет – конвейер простаивает несколько тактов

Исполнение с изменением последовательности инструкции(out-of-order execution):
Изменяется порядок внутренних манипуляций данными, а внешние(шинные) операции ввода-вывода и записи в память выполняются в порядке предписанном программным кодом.
1)Свойственно RISC-архитектуре,
2) Блокирует несовершенства разрядностей при совместимости различного программного кода

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

RISC

CISC

Reduced (restricted) Instruction
Set Computer

Complete Instruction
Set Computer

Имеет набор однородных регистров
универсального назначения (достаточно
большое количество);
Коды и инструкции имеют четкую
структуру с фиксированной длиной;
Небольшие затраты на декодирование
и исполнение инструкций за минимальное
число тактов синхронизации;
Унификация регистров.

∃{}Δ?

Состав и набор их регистров существенно неоднородны;
Широкий набор команд усложняет декодирование инструкций и, как следствие, расходуются аппаратные средства;
Возрастает число тактов, необходимых для выполнения инструкций.



В процессорах семейства х86,
применяется комбинированная
архитектура – CISC-процессор
имеет RISC-ядро

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

NetBurst: до и после

Поколение Р6: суперскалярная гиперконвейерность.
Боролись за рост тактовой частоты.

NetBurst: отсутствие первичного кэша инструкций, в котором
хранились копии фрагментов ОЗУ и вторичного кэша, содержащие
ранее исполненные инструкции и следующие за ними строки.

Cache L1 instructions => Executive Trace Cache (кэш трасс исполнений)

ДО

Трассами называют последовательности микроопераций,
в которые декодированы инструкции.

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Система шина (FSB)

Блок интерфейсов шин

Вторичный кэш(L2)

Блок выборки/
декодирования

Кэш трасс
исполнения

ВТВ и предсказатель переходов

«Беспорядочное»
исполняющее
ядро

Первичный
кэш данных(L1)

Блок
завершения

Блок схема NetBurst

*ВТВ и предсказатель переходов

Толстыми линия изображены наиболее используемые пути

* BTB = Buffer Table Branch

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Блок выборки/
декодирования

Кэш трасс
исполнения

Кэш трасс совместно с блоком
выборки и декодирования образуют
устройство предварительной обработки,
выполняющее функции:
Предварительную выборки инструкций,
которые предполагается исполнить;
Декодирование инструкции в микрооперации;
Генерацию кодов для сложных инструкций;
Доставку декодированных инструкций
из кэша трассы;
Предсказание переходов, использует
статические и динамические методы

Способен
хранить до
12 К операций

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Блок выборки/
декодирования

Кэш трасс
исполнения

Кэш трасс совместно с блоком
выборки и декодирования образуют
устройство предварительной обработки,
выполняющее функции:
Предварительную выборки инструкций,
которые предполагается исполнить;

Целевые адреса ветвлений
предсказываются по своим
линейным адресам

есть

нет

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

ВТВ и предсказатель переходов

Статическое предсказание
Условные переходы назад сбудутся
(типовой цикл)
Условные переходы вперед – нет
Кроме того, данный тип предсказаний
используется тогда, когда линейный
адрес инструкции отсутствует
в буфере BTB

Динамическое предсказание
Накопление статистики
прохождения данных инструкций,
по которой и принимается решение
о том, какую ветвь прорабатывать
конвейеру.

+

Branch hints: 3Eh – будет, 2Eh - нет

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

«Беспорядочное»
исполняющее
ядро

Имеет пиковую пропускную способность,
превышающую возможности блока предварительной
обработки и блока завершения

По сравнению с Р6, стало более
производительным по количеству
тактов, требуемых для исполнения
микроинструкций

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Программная модель процессора: Введение

Процессор может работать в одном из двух режимов и переключаться между
ними достаточно быстро, как в ту, так и в другую сторону:

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Книга «Ассемблер. Учебник для ВУЗов», авторы Михаил Гук, Виктор Юров
Книга «Архитектура ЭВМ»,автор Мюллер
http://www.intuit.ru/department/hardware/csorg/8/2.htm
http://ar-pc.ru/pc/200636/l
soft-tlt.ru/programmsi1.html
http://cs.njit.edu/~sohn/cs650/

Физический факультет, ЭВУ и системы, 7семестр,2010

Faculty, Electronic Devices & Systems, 7th semester,2010 Dr. Mokhovikov

Регистры процессора