Цифровая схемотехника. Память компьютера. Полупроводниковая память

Информация

ИНФОРМАЦИЯ

Передача

Хранение

Обработка

Память

Характеристики памяти

Общие характеристики

Объем [bit]

Быстродействие

Энергозависимость

Стоимость

Плотность [bit/sm3] или [bit/sm2]

Время доступа на запись

Время

Идеальная (универсальная) память

Объем

Быстродействие

Энергонезависимость

Стоимость

При современных технологиях либо одно, либо другое

Полупроводниковая память

Быстродействие

Энергонезависимость

ПОЛУПРОВОДНИКОВАЯ ПАМЯТЬ

или или

Структура памяти

Ячейки памяти
Memory Cell

Контроль доступа
Access Control

Произвольный доступ
Random Access
(RAM)

Последовательный доступ
Sequential Access
(SAM)

Память =

+

Структура памяти с произвольным доступом

Ячейка памяти
Memory Cell

Структура памяти с произвольным доступом

Ячейка памяти
Memory Cell

Шина адреса

Линия данных

Шина управления

Структура памяти с произвольным доступом

Data Bus (M bit)

Шина управления

Control Bus

Операции с памятью

Запись

Чтение

Хранение

-CS (Chip Select)

Разрешение работы

RS триггер - простейшая запоминающая ячейка

КМОП инвертор

Ячейки памяти SRAM

P-MOS

N-MOS

SRAM Memory Cell

6-и транзисторная ячейка статической памяти SRAM

Ключи доступа

RS триггер

Ячейки памяти SRAM

4-х транзисторная ячейка статической памяти SRAM

Ячейки памяти SRAM

Ключи доступа

RS триггер

Матричная организация ячеек памяти с произвольным доступом

SRAM

SRAM

Асинхронная

Синхронная

SRAM

Сигналы управления:
-CS (Crystal Select) – выбор микросхемы.
-WE (Write Enable) – разрешение

Сигналы управления:
-CS (Crystal Select) – выбор микросхемы.
-WE (Write Enable) – разрешение

Features
Fast access time: 7, 8, 10, 12 ns
CMOS low

ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Чтение.

Сигналы управления

ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Запись.

Режим Intel

ПРИМЕР: 4Mb асинхронная SRAM GS74108 с организацией 512Кх8.
Временные диаграммы. Запись.

Вопрос:
Почему нельзя

Регистры для защелкивания адресов и сигналов управления

На шину данных тоже ставятся

Flow-through (F/T) Synchronous SRAM

Синхронная SRAM

Pipelined (P/L) Synchronous SRAM

Синхронная SRAM

BURST SRAM

Синхронная SRAM

Ограничения SRAM

Большая ячейка памяти: 6 транзисторов.
Мало ячеек на кристалле.
Большая цена

Ячейка DRAM

Ячейка динамической памяти:
Достоинство – простота
Недостаток – время хранения заряда

Ячейка DRAM: проблема чтения

Как почувствовать заряд заряжена ли емкость в ячейке

Ячейка DRAM: проблема чтения

Аналогия с неустойчивым равновесием

Куда упадет?

0

1

Два устойчивых состояния

Ячейка DRAM: проблема чтения

Аналогия с неустойчивым равновесием

Очень маленькое воздействие приносит определенность

0

1

Два

Ячейка DRAM: проблема чтения

Аналогия с неустойчивым равновесием

0

1

0

1

Схема чтения-регенерации DRAM

Усилитель регенерации SA

При выборе строки происходит регенерация всех ячеек,

Матрица DRAM

Необходимо уменьшить количество выводов

Pre-charge

Memory
Cell

Усилитель считывания,
регенератор

Интерфейс DRAM

Мультиплексирование адресов строки и колонки

20 адресных линий обеспечивают доступ к

Режимы доступа DRAM

Нормальный режим.
Доступ по произвольному адресу.

Normal Mode

Для передачи полного адреса

Режимы доступа DRAM

Режим быстрого доступа внутри строки.
Fast Page Mode.

Вначале полный доступ

Режимы доступа DRAM

Режим последовательного доступа внутри строки.
Nibble Mode.

Счетчик с параллельной загрузкой

Режимы доступа DRAM

Режим последовательного доступа внутри строки.
Nibble Mode.

Вначале полный доступ по

Режимы доступа DRAM

EDO Page Mode.
Enhanced Data Out.

Выходная шина используется полностью.

Выборка из

Основные способы регенерации DRAM

SDRAM