Контроллеры прерывания

Сентябрь 2, 2022

Главная
Алгебра
Контроллеры прерывания

Содержание

2. Схемная идентификация источников прерывания – последовательный опрос
3. Аппаратный поллинг источников прерывания – последовательный опрос Обобщенный сигнал прерывания От МП Дейзи-цепочка Отклик на события
4. Схемная идентификация источников прерывания – параллельный опрос ИВУ – интерфейсы внешних устройств.
5. Маскирование прерываний Источники прерываний, расположенные в конце опросного списка игнорируются из-за своего низкого приоритета и при
6. Маскирование с использованием регистра маски Дейзи-цепочка Регистр маски С помощью регистра маски можно разрешить обработку прерывания
7. Маскирование с использованием компаратора РТП – регистр текущего приоритета хранит код обслуживаемого устройства ШП – шифратор
8. Векторная система прерываний с шифратором приоритетов
9. Система с одним вектором прерывания
10. Система с 8 векторами прерываний
11. Контроллер прерываний в микропроцессорной системе Прерывания с фиксированным приоритетом. Прерывания с циклическим приоритетом.
12. Структура контроллера прерываний запрос разрешение Запрос от ВУ По сигналу INTA через буфер выдается трехбайтная команда
13. Структура контроллера прерываний - регистр управления УСИ УСИ1 – определяет младшие разряды адресов подпрограмм, задает способ
14. Структура контроллера прерываний – регистр управления УСО УСО1 – позволяет в любое время программно установить или
15. Каскадное включение контроллеров прерывания Каскадирование позволяет расширить число обрабатываемых запросов. Возможно каскадирование до 8 контроллеров.
16. Контроллер прямого доступа к памяти (DMA – Direct Memory Access) Для обмена данными между устройствами внешней
17. Схема взаимодействия блоков микропроцессорной системы при ПДП Зпдп
18. Виды ПДП С захватом цикла. Обмен байтами в моменты когда процессор не обращается к памяти. Случайные
19. Структура МПС с контроллером ПДП МП ОЗУ Контроллер ПДП ВУ ША ШД ШУ HRQ HRQ –
20. Взаимодействие ЦП, памяти и ВУ с контроллером ПДП Если нет запросов от ВУ, КПДП может быть
21. Последовательность ПДП 1. Принять запрос на ПДП от ВУ ( сигнал DRQ). 2. Сформировать запрос к
22. Контроллер прямого доступа к памяти блок схема Intel 8237 CAR BAR CWR WCR MR Канал 0
24. Скачать презентацию

Слайд 2

Схемная идентификация источников прерывания – последовательный опрос

Слайд 3

Аппаратный поллинг источников прерывания – последовательный опрос
Обобщенный сигнал прерывания
От МП
Дейзи-цепочка
Отклик

на события требующие
немедленной реакции процессора.

Слайд 4

Схемная идентификация источников прерывания – параллельный опрос
ИВУ – интерфейсы внешних устройств.

Слайд 5

Маскирование прерываний
Источники прерываний, расположенные в конце опросного списка игнорируются из-за своего

низкого приоритета и при длительном обслуживании прерываний с высоким приоритетом могут оказаться не обслуженными.
Одной из мер обслуживания прерываний низкого уровня является временное отключение системы прерываний – через регистры разрешения прерывания или регистры маски.

Слайд 6

Маскирование с использованием регистра маски
Дейзи-цепочка
Регистр маски
С помощью регистра
маски можно

разрешить
обработку прерывания
для определенного
звена.

Слайд 7

Маскирование с использованием компаратора
РТП – регистр текущего приоритета хранит код обслуживаемого

устройства

ШП – шифратор приоритетов, выделяющий из поступивших на вход
запросов выделить запрос с наивысшим приоритетом.

Слайд 8

Векторная система прерываний с шифратором приоритетов

Слайд 9

Система с одним вектором прерывания

Слайд 10

Система с 8 векторами прерываний

Слайд 11

Контроллер прерываний в микропроцессорной системе
Прерывания с фиксированным
приоритетом.
Прерывания с циклическим
приоритетом.

Слайд 12

Структура контроллера прерываний
запрос
разрешение
Запрос от ВУ
По сигналу INTA через буфер
выдается трехбайтная команда
вызова

подпрограмм

Слайд 13

Структура контроллера прерываний - регистр управления УСИ
УСИ1 – определяет младшие разряды

адресов подпрограмм, задает
способ восприятия входных запросов IR по фронтам или по уровню,
является ли контроллер единственным.
УСИ2 – содержит старший байт начального адреса зоны подпрограмм
обслуживания прерываний.
УСИ3 – загружается при каскадировании контроллеров прерываний и
отражает физическую схему соединений.
УСИ4 – используется при каскадировании.

Слайд 14

Структура контроллера прерываний – регистр управления УСО
УСО1 – позволяет в любое

время программно установить или сбросить
регистр масок.
УСО2 – может задать пять вариантов завершения прерываний:
- КП – конец прерываний, сброс бита ISR;
- СКП – специальный (адресуемый) конец прерываний;
- КПЦ – конец прерываний с циклическим сдвигом приоритета;
- СКПЦ – специальный конец прерываний с циклическим
сдвигом приоритета;
- УПЦ – установка приоритетов

Слайд 15

Каскадное включение контроллеров прерывания
Каскадирование позволяет расширить число обрабатываемых запросов.
Возможно каскадирование до

8 контроллеров.

Слайд 16

Контроллер прямого доступа к памяти (DMA – Direct Memory Access)
Для обмена

данными между устройствами внешней памяти и оперативной памяти программный способ обмена и обмен по прерываниям - не подходят.
ПРИЧИНЫ – обмен происходит блоками фиксированного размера в строгой последовательности. Время на передачу одного байта строго фиксировано и ограничено внешними причинами.
Не требуется сохранения контекста программы.

Слайд 17

Схема взаимодействия блоков микропроцессорной системы при ПДП
Зпдп

Слайд 18

Виды ПДП
С захватом цикла. Обмен байтами в моменты когда процессор не

обращается к памяти. Случайные и нерегулярные передачи.
С захватом цикла и принудительным отключением ЦП от шины адреса и данных. Передача регулярная , но по байтная.
С блокировкой процессора. Управление шинами передается контроллеру ПДП на время передачи блока данных.

Слайд 19

Структура МПС с контроллером ПДП
МП
ОЗУ
Контроллер
ПДП
ВУ
ША
ШД
ШУ
HRQ
HRQ – запрос на захват шины.
HLDA
HLDA –

подтверждение о переводе шин МП в третье состояние.

DRQ

DACK

DRQ – запрос ПДП.

DACK - сообщение о начале цикла ПДП.

IOW

IOR

IEOP

Слайд 20

Взаимодействие ЦП, памяти и ВУ с контроллером ПДП
Если нет запросов от

ВУ,
КПДП может быть
запрограммирован процессором

Режим ПДП может
применяться для
перемещения блоков
внутри оперативной
памяти

Слайд 21

Последовательность ПДП
1. Принять запрос на ПДП от ВУ ( сигнал DRQ).
2.

Сформировать запрос к МП на захват шины (сигнал HRQ).
3. Принять от МП сигнал подтверждения перевода схем приема передатчиков в третье состояние (HLDA).
4. Сформировать для ВУ сигнал о начале цикла ПДП (DACK).
5. Сформировать на шине адрес ячейки памяти для обмена.
6. Выработать сигналы управления, обеспечивающие обмен (MR,MW,IOR,IOW).
7. Уменьшить значение в счетчике данных.
8. Проверить условие окончания ПДП. Если счетчик данных не обнулен, то повторить пункты 5-8.
9. Если счетчик данных пуст выработать сигнал окончания ПДП – IEOP.

Слайд 22

Контроллер прямого доступа к памяти блок схема Intel 8237
CAR
BAR
CWR
WCR
MR
Канал 0
Канал 1
Канал 2
Канал

DRQ0

DRQ1

DRQ2

DRQ3

DACK0

DACK1

DACK2

DACK3

Буферный
регистр TR

Регистр
команд CR

Регистр
Условий SR

Регистр
запросов RR

Регистр
маски M

данные

адрес

IOR

IOW

AEN

READY

HRQ

HLDA

IEOP

ВУ0

ВУ1

ВУ2

ВУ3

Контроллеры прерывания

Содержание

Схемная идентификация источников прерывания – последовательный опрос

Аппаратный поллинг источников прерывания – последовательный опрос Обобщенный сигнал прерыванияОт МПДейзи-цепочкаОтклик

Схемная идентификация источников прерывания – параллельный опросИВУ – интерфейсы внешних устройств.

Маскирование прерыванийИсточники прерываний, расположенные в конце опросного списка игнорируются из-за своего

Маскирование с использованием регистра маскиДейзи-цепочкаРегистр маски С помощью регистра маски можно

Маскирование с использованием компаратораРТП – регистр текущего приоритета хранит код обслуживаемого

Векторная система прерываний с шифратором приоритетов

Система с одним вектором прерывания

Система с 8 векторами прерываний

Контроллер прерываний в микропроцессорной системеПрерывания с фиксированнымприоритетом.Прерывания с циклическимприоритетом.

Структура контроллера прерыванийзапросразрешениеЗапрос от ВУПо сигналу INTA через буфервыдается трехбайтная командавызова

Структура контроллера прерываний - регистр управления УСИУСИ1 – определяет младшие разряды

Структура контроллера прерываний – регистр управления УСОУСО1 – позволяет в любое

Каскадное включение контроллеров прерыванияКаскадирование позволяет расширить число обрабатываемых запросов.Возможно каскадирование до

Контроллер прямого доступа к памяти (DMA – Direct Memory Access)Для обмена

Схема взаимодействия блоков микропроцессорной системы при ПДПЗпдп

Виды ПДПС захватом цикла. Обмен байтами в моменты когда процессор не

Структура МПС с контроллером ПДПМПОЗУКонтроллерПДПВУШАШДШУHRQHRQ – запрос на захват шины.HLDAHLDA –

Взаимодействие ЦП, памяти и ВУ с контроллером ПДПЕсли нет запросов от

Последовательность ПДП1. Принять запрос на ПДП от ВУ ( сигнал DRQ).2.

Контроллер прямого доступа к памяти блок схема Intel 8237CARBARCWRWCRMRКанал 0Канал 1Канал 2Канал

Похожие презентации