Цифровая схемотехника и архитектура компьютера. Языки описания аппаратуры. (Глава 4)

Цифровая схемотехника и архитектура компьютера

Эти слайды предназначены для преподавателей, которые читают

Благодарности

Перевод данных слайдов на русский язык был выполнен командой сотрудников университетов

Глава 4 : Темы

Введение
Комбинационная логика
Структурное моделирование
Последовательностная логика
И снова комбинационная логика
Конечные

Языки описания аппаратуры (HDL):
Определяют функциональность проектируемого устройства
Средства САПР синтезируют оптимизированные

Моделирование
Тестовые воздействия подаются на входы
Анализ выходов – для проверки корректности работы
Миллионы

Два типа модулей:
Поведенческий: описывает что делает модуль
Структурный: определяет модуль как

HDL Моделирование

module example(input logic a, b, c,
output logic y);
assign

HDL Синтез

module example(input logic a, b, c,
output logic y);
assign

Чувствительный к регистру символов
Пример: reset и Reset не одно и то

module and3(input logic a, b, c,
output logic y);
assign y

module gates(input logic [3:0] a, b,
output logic [3:0] y1, y2,

module and8(input logic [7:0] a,
output logic y);
assign y

module mux2(input logic [3:0] d0, d1,
input logic s,
output

module fulladder(input logic a, b, cin,
output logic s, cout);

Порядок операций

Высший

Низший

Приоритет операций

Формат: N'B value
N = количество разрядов, B = основание
N'B не является

assign y = {a[2:1], {3{b[0]}}, a[0], 6'b100_010};
// если y - 12-битовый

module example(input logic a, b, c,
output logic y);
logic ab,

module example(input logic a, b, c,
output logic y);
logic ab,

Общая структура:
always @(sensitivity list)
statement;
Всякий раз, когда происходит событие из списка

module flop(input logic clk,
input logic [3:0] d,
output

module flopr(input logic clk,
input logic reset,
input logic [3:0]

module flopr(input logic clk,
input logic reset,
input logic [3:0]

module flopren(input logic clk,
input logic reset,
input logic en,

module latch(input logic clk,
input logic [3:0] d,
output

Операторы, которые должны быть расположены внутри оператора always :
if / else
case,

//комбинационная логика с использованием оператора always
module gates(input logic [3:0] a, b,

module sevenseg(input logic [3:0] data,
output logic [6:0] segments);
always_comb

Оператор Case реализует комбинационную логику, только если в его ветвях перечислены

module priority_casez(input logic [3:0] a,
output logic [3:0] y);
always_comb

<= неблокирующее присваивание
Выполняется одновременно с другими
= блокирующее присваивание
Выполняется

Синхронная последовательная логика: использует always_ff @(posedge clk)и неблокирующее присваивание (<=)

Три блока:
Логика следующего состояния
Регистр состояний
Логика выходов

Конечный автомат

Пример конечного автомата: Делитель на 3

module divideby3FSM (input logic clk,
input logic reset,
output

2:1 мультиплексор:
module mux2
#(parameter width = 8) // name and default

HDL модуль, который тестирует другой модуль: тестируемое устройство (DUT)
Не предназначена для

Написать System Verilog код для аппаратной реализации следующей функции:
y =

Написать System Verilog код для аппаратной реализации следующей функции:
y =

module testbench1();
logic a, b, c;
logic y;
// экземпляр проверяемого

module testbench2();
logic a, b, c;
logic y;
sillyfunction dut(a, b,

Файл тестовых векторов: входные сигналы и ожидаемые состояния выходов
Среда тестирования:
Формирование тактового

Среда тестирования, тактовый сигнал:
Изменение входных сигналов по переднему фронту тактового

Файл: example.tv
Содержит вектора abc_yexpected
000_1
001_0
010_0
011_0
100_1
101_1
110_0
111_0

Файл тестовых векторов

module testbench3();
logic clk, reset;
logic a, b, c, yexpected;
logic

// при запуске теста загрузка векторов и генерация сигнала сброса
initial

// подача тестовых векторов по переднему фронту
// синхросигнала
always

// проверка результатов по заднему фронту синхросигнала
always @(negedge clk)
if