Содержание
- 2. Общая структура описания проекта системы Система предназначена для выполнения заданных преобразований, для чего она должна: -
- 3. Общая структура описания проекта системы Структуру проекта в общем случае описывают по шаблону: -- Context Clauses
- 4. Сущность проекта системы Любой проект системы в VHDL следует начинать с декларации сущности (Entity Declaration), которую
- 5. Сущность проекта системы Сущность обеспечивает спецификацию интерфейса системы и обычно включает в себя два элемента: -
- 6. Сущность проекта системы Описание параметров настройки состоит из ключевого слова Generic и списка параметров, заключенных в
- 7. Сущность проекта системы Порт связи (Port) язык VHDL определяет как канал для динамической связи между сущностью
- 8. Сущность проекта системы Port Clause состоит из следующих элементов: - ключевое слово Signal (необязательно); -имя порта;
- 9. Режимы порта Имеется пять доступных режимов: In, Out, Inout, Buffer, Linkage. Режим In - интерфейсный объект
- 10. Архитектура проекта системы В VHDL архитектура проекта системы (Architecture Body) может быть описана как: ARCHITECTURE architecture_name
- 11. Архитектура проекта системы Параллельные утверждения в теле архитектуры определяют отношения (связи) между входами и выходами. Эти
- 12. Предложения VHDL Рассмотрим рекомендуемую структуру проекта с учетом применяемых основных параллельных и последовательных предложений и места
- 13. Предложения VHDL Package (optional) Entity (I/O) Architecture Concurrent Statements Signal Declaration Component Instantiation Statement Conditional Signal
- 14. Предопределенные атрибуты В языке VHDL на некоторые характеристики объектов могут быть даны ссылки в выражениях в
- 15. Атрибуты для скалярных типов данных Отметим, что для нарастающего диапазона типа данных выполняется условие Т'left =
- 16. Атрибуты для скалярных типов данных Существуют два предопределенных подтипа целого типа, которые используют атрибут high в
- 17. Атрибуты для массивов
- 19. Скачать презентацию