Содержание
- 2. 2013 Счетчики. Простой суммирующий счетчик. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count IS PORT (clk: IN STD_LOGIC;
- 3. 2013 BEGIN PROCESS (clk) BEGIN -- проверка наличия фронта IF (clk'EVENT AND clk = '1') THEN
- 4. 2013 Временные диаграммы
- 5. 2013 Временные диаграммы
- 6. 2013 Диаграммы без учета задержек
- 7. 2013 Функциональная симуляция Это моделирование без учета задержек Для запуска: Выбрать функциональную симуляцию. Сгенерировать лист связей
- 8. 2013 Выбор типа симуляции
- 9. 2013 Генерация файла связей Меню: Processing -> Generate Functional Simulation Netlist
- 10. 2013 Счетчик на RTL уровне
- 11. 2013 Счетчик на уровне ЛЭ ПЛИС
- 12. 2013 Реверсивный счетчик library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity count is generic ( MIN_COUNT :
- 13. 2013 architecture rtl of count is signal direction : integer; begin -- внутренний сигнал выбора направления
- 14. 2013 process (clk) variable cnt : integer range MIN_COUNT to MAX_COUNT; begin if (rising_edge(clk)) then --
- 15. 2013 Временные диаграммы работы счетчика.
- 16. 2013 Счетчик на RTL уровне
- 17. 2013 Счетчик с асинхронным сбросом, синхронной предустановкой и сигналом разрешения счета. LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY
- 18. 2013 BEGIN PROCESS (clk, clrn) BEGIN IF clrn = '0' THEN csignal ELSIF (clk'EVENT AND clk
- 19. 2013 Счетчик. Асинхронный сброс -- clrn – сигнал сброса: -- 0 – сброс, 1 – работа
- 20. 2013 Счетчик. Синхронная загрузка ELSIF (clk'EVENT AND clk = '1') THEN -- пришел фронт сигнала --
- 21. 2013 Счетчик. Синхронное разрешение счета. IF ena = '1' THEN -- если активен сигнал разрешения ena
- 22. 2013 Временные диаграммы работы счетчика.
- 23. 2013 Диалог шаблонов. Готовые проекты
- 24. 2013 Дополнительная литература Quartus II Handbook. Vol. 1. Part 6. Recommended HDL Coding Styles. Xilinx HDL
- 26. Скачать презентацию